Genéricos em Verilog ............

[Guru59]

todos hai ... Suponha que eu preciso usar um genérico em Verilog -------------- (genérico não existe em Verilog) ------------ como escrever a funcionalidade do genérico em Verilog .............

 

[aji_vlsi]

[Quote = Guru59] todos hai ... Suponha que eu preciso usar um genérico em Verilog -------------- (genérico não existe em Verilog) ------------ como escrever o ty functionali de genéricos em Verilog ............. [/quote] parâmetros de uso, aqueles bastante semelhantes, embora não com rigidez de tipos como genéricos VHDL são. HTH Ajeetha, CVC www.noveldv.com

 

[research_vlsi]

Como mencionado "parâmetro" utilização. Sua semelhante ao genérico em VHDL. Como você faz mapa genérico em vhdl (estrutural), aqui em Verilog, o parâmetro pode fazer a função usando declaração defparam. Outra é # (valores de parâmetros) ... Atenciosamente ....

 

[vinod_g]

parâmetro faz a mesma funcionalidade no Verilog, pelo que pode usá-lo