Frequencia estabilidade na PLL

[davicente]

Olá, meu nome é David.I `d gosta de saber se a estabilidade Frequencia do sinal de saída em um PLL é o mesmo do relógio de referência utilizado no loop.I dizer, se o relógio de referência é de 4 ppm, e os PLL tem um factor de multiplicação x15 para obter um sinal de saída 300 MHz, esta tem também um sinal de saída Frequencia stablity de 4PPM? faz o PLL apenas fazer ruído de fase do sinal de saída piorar?
I `ll ser deligthed conhecer qualquer link para aplicação notas ou artigos relacionados com este toipic.
Thanks in advance

 

[tlp71@hotmail.com]

geralmente o erro em ppm a saída é a mesma do sinal de entrada.
Você mastro para tomar o cuidado de projetar o circuito PLL.

 

[smanish]

desde PLL é suposto para bloquear com o relógio de referência.Saída relógio
da estabilidade será "quase" mesmo.

Posso fazer upload de uma ref sobre PLL.

ms

 

[Pim]

Medido durante um longo intervalo de tempo, a frequência de saída estabilidade do PLL é o mesmo da referência sinal.

Se estiver usando um PLL você também terá de utilizar um filtro passa-baixa.Tornar a frequência de corte do filtro maior resultará em menos fase
de ruído, mas também conduzir a uma maior quantidade de esporas de referência frequência no sinal de saída do PLL.Baixando o filtro
da frequência de corte fará o PLL a ser mais lento em se adaptar às mudanças de freqüência de referência ou divisão relação (por exemplo, se você quiser ter um PLL que pode mudar
a sua saída para vários múltiplos de frequência de referência freqüência e,
em seguida, ao alterar a frequência de saída múltipla que terá mais tempo para se estabilizar).

Para desenhar um PLL é, portanto, uma questão de comprometimento.Você não pode ter um PLL que é excelente em todos os aspectos, para que você vai ter que sacrificar o desempenho em uma área para ganhar desempenho em alguma outra área.

Motorola, uma vez feito um chip chamado MC4044.Foi um PLL-chip e os dados associados folhas-realizou um lote de informações úteis relativas à concepção de um PLL, em princípio, incluindo o filtro passa-baixa.

/ Pim

 

[smanish]

Aqui está ..trata-se de NSC ...

ms
Desculpe, mas você precisa de login para ver esta penhora

 

[g579]

Se o PLL sinthesyzer é único circuito, em seguida, digite o PPM estabilidade não irá mudar.Se Consista mais alças, então você deve calculá-la por uma simples matemática.

 

[sugm]

para PLL, a estabilidade é a mesma freqüência como sinal de referência para todos os sinais em PLL

 

[davicente]

agradecimentos a todos, eu
vou ter um olhar para o ref smanish carregado.
Agora, eu tenho uma outra problem.I estou também a trabalhar com DDS e tenho de calcular a estabilidade Frequencia do sinal de saída gerada em relação com a estabilidade Frequencia do relógio reference.I estou usando um relógio 2,5 ppm que se torne uma referência 300 MHz relógio dentro do DDS através da sua interno PLL com um coeficiente multiplicador x15, então a 120 MHz DDS gera um sinal de saída:
é a estabilidade da Frequencia 120 MHz sinal de saída da mesma forma que a estabilidade Frequencia dos 20 MHz clock de referência?
Você conhece algum link específico ou aplicação nota relacionada com este tema?
Thanks in advance novamente.

 

[MonkeyBusiness]

A referência precisão será mantida mesmo após uma DDS circuito.
O efeito de um DDS sobre a fase do ruído depende do DDS específicos, e você poderá necessitar de mais tempo para medir o meausrement original precisão.