FPGA>

S

shivakumay.gy

Guest
processo (s1, clkk)
começar
se rising_edge (clkk), então
ssout1 <= '1 ';
ssout2 <= '1 ';
ssout3 <= '1 ';
caso S1
[/b] quando "0000000" => ssout1 <= '0 'após 8 ms;
[/ b]nesta linha de destaque pode ser implementado em hardware, não.e é synthsizable ou não.Por favor, qualquer organismo pode me ajudar para este ..................resposta para mim este shiva.yaragal mail (at) [gmail.com / u] [/ i]

 
Não é synthesizable ..

depois, esperar, etc ...não são synthesizable.

 

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