FPGA consumo buffer de entrada atual

[shaiko]

Eu tenho um Banco FPGA, cujo todos os pinos são unicamente definidas como entradas. O lado Tx destes pinos (a IC DSP) não está sempre ativo - às vezes é desligado ... Quando o lado Tx está desligado - Vejo aumento do consumo atual do banco específico (algumas centenas de microampères). Logo que o lado Tx (o DSP) está ligado a corrente cai praticamente a zero. Como este fenômeno pode ser explicado? É possível que o consumo atual é causada devido ao ruído induzido a mudança dos buffers de entrada?

 

[FvM]

Se "desligado" significa tri-indicada, pode-se esperar um aumento do consumo de buffer corrente quando a tensão de entrada sobe para valores intermediários. É o mesmo com qualquer tampão CMOS. Um circuito de preensão podem ser utilizados para prevenir flutuante de entrada, à custa de dissipação de potência ligeiramente aumentada dinâmico.

 

[shaiko]

É por causa da mudança induzida pelo ruído é falso?

 

[FvM]

O ruído pode desempenhar um papel, mas o consumo de corrente estático de um tampão de CMOS com tensão de entrada intermediária é suficiente para explicar o efeito.

 

[shaiko]

por "tensão de entrada intermediário" - que quer dizer o nível indefinido entre a lógica de "High" e "Low"?

 

[FvM]

Sim, não necessariamente indefinidos, mas fora definido níveis baixos ou elevados. Há, de facto, duas possíveis fontes de correntes de buffer adicionais: - correntes estáticas devido a condução simultânea de P e N fet em um inversor CMOS ou portão. Deve-se notar, que as estruturas assimétricas CMOS, por exemplo, em alguns 74HCT ou Multi-IO-tensão buffers de entrada FPGA também pode envolver correntes estáticas com "legais" níveis lógicos. - Correntes dinâmicas causadas por capacitâncias do transistor durante a comutação. "Noise" nas entradas flutuantes também fará com que as correntes dinâmicas.

 

[shaiko]

Você pode descrever o "bus keeper" do circuito que você mencionou? Você quis dizer um paralelo simples resistor fraco puxar até o fim Rx?

 

[TonyM]

Como FVM mencionado, muitos FPGAs / CPLDs têm um circuito opcional "detentor de ônibus" construída em cada I / O circuito de interface pino interno. Quando ativado em um pino, um pequeno buffer interno com saída de corrente limitada impulsiona uma alta para que o pino quando o seu acima do limiar lógico alto e um baixo para que o pino de outra forma. Isso é para tentar manter esse pino ao nível da lógica último que detinha antes de ser tri-declarada etc Esta corrente goleiro pode ser bastante forte. Em alguns dispositivos, que pode obter tão elevada como a mesma força que um resistor pull-up/pull-down 5K. Verifique se o seu circuito conectado está feliz com isso. Portas lógicas de condução normalmente superá-lo com facilidade, mas circuitos mais fracos não. Apenas algo para se estar ciente de Eu também configurado como LVTTL pinos em vez de LVCMOS para ajudar a evitar o seu excesso de currenting, como (LV) TTL tem um estreito 'desconhecido' tensão de entrada do CMOS.

 

[FvM]

Goleiro ônibus ou ônibus segurar circuitos fornecer feedback positivo para o pino de entrada através de um estágio de saída da atual capacidade limitada. É descrito em muitos FPGA folhas de dados, por exemplo, da Altera. Eu concordo com o tony que você deve verificar a força da unidade de saída conectado se é capaz de conduzir o circuito de espera de ônibus. Famílias lógicas digitais regulares e outros push-pull saídas podem fazer.

Eu também configurado como LVTTL pinos em vez de LVCMOS para ajudar a evitar o excesso de currenting, como (LV) TTL tem um estreito 'desconhecido' tensão de entrada do CMOS.

É questionável se alterar o padrão de IO dentro da tensão IO mesmo realmente muda limiares de entrada. Eu sei que um número de famílias FPGA não. O único normal terminou padrões de IO são principalmente uma regra para mapear os pontos fortes da unidade nominais a configurações do transistor de saída, mas não fazer estágios de entrada econfigure. Mas pode ser que algumas famílias de FPGA tem o recurso.

 

[TonyM]

É questionável se alterar o padrão de IO dentro da tensão IO mesmo realmente muda limiares de entrada. Eu sei que um número de famílias FPGA não. O único normal terminou padrões de IO são principalmente uma regra para mapear os pontos fortes da unidade nominais a configurações do transistor de saída, mas não fazer estágios de entrada reconfigurar. Mas pode ser que algumas famílias de FPGA tem o recurso.

Sim, eu concordo com isso (eu cautelosamente colocado meu 'também' e 'evitar'!). Eu estou bastante confiante LVTTL / LVCMOS não alterar os limites de entrada, mas não estão empurrando o ponto, pois não irá resolver o problema - eu estou dizendo que usar a configuração LVTTL como cinto e suspensórios livre A única coisa real é que um criador de ônibus ou internos / externos resistores puxando são o que vai resolver o problema.