Formalidade para verificar sub-módulo

[loglong]

Oi,
Quando eu uso formalidade para verificar RTL netlist vs, eu tenho argumentos para cima, mas verificar topo é uma tarefa morosa quando eu só quero verificar um sub-módulo (depois da ECO), por exemplo, topo / A / B.
Será que a formalidade poderia fazer esse trabalho facilmente para o meu problema?Como?

loglong

 

[loglong]

Ninguém ajuda?

 

[sunilbudumuru]

Olá amigo,

Sim, você pode fazê-lo.

para o topo exemplo / A / B.e u wanna formaly verificar B de ambos os de referência e implementação ...o script deve ser o seguinte.

ref_top_module conjunto "B"
impl_top_module conjunto "B"
read_db-technology_library $ target_library

Preço create_container
read_verilog (. netlist / design_files / design RTL <seu files>)

Preço set_top: / trabalho / $ ref_top_module
Preço current_design: / trabalho / $ ref_top_module
Preço set_reference_design: / trabalho / $ ref_top_module

impl create_container
read_verilog-impl recipiente. / icarus_top_gate_converted_pad.vs

impl set_top: / trabalho / $ impl_top_module
impl current_design: / trabalho / $ impl_top_module
impl set_implementation_design: / trabalho / $ impl_top_module
...
....
...
Você precisa mencionar o set_top "design como o" u arquivo projeto pretende verificar.

Espero que este irá resolver seu problema.

Atenciosamente,
Sunil Budumuru

 

[loglong]

Oi, Sunil:

Acho que você tem algum mal-entendido para o assunto.

Quer dizer, eu quero ler Design faixa em que a digitalização e JTAG ..configuração de base, porque os scripts está pronto para o projeto completo após layout.

Mas depois ECO, eu só o cuidado de um pequeno sub-módulo de consistência, então eu só quero verificar se este sub-módulo devido à plena verificação do projeto é morosa.

Então eu posso verificar apenas um sub-módulo quando li inteiro design?

BTW, eu tentei seu método, ele não pode funcionar quando eu definir a varredura e configuração.
E eu tentei usar script para analisar o sub-módulo DFF e usar [verificar designID1 designID2] para verificar, mas o tempo é lento demais, pois esse comando irá executar um por um, e faça a eficiência para baixo.

 

[littlebu]

Oi, loglong

Se você quiser comparar submódulo, você pode apenas definir módulo raiz é sub_name, mesmo que você leu projeto completo.

e outro método que eu acho que você pode tentar definir caixa preta para a parte restante.

é certo meu entendimento?

Atenciosamente

 

[loglong]

Oi, littlebu:

Obrigado, mas como eu mencionei, eu poderia set_top para sub_name, mas eu não posso usar a configuração que definiu para SE, etc mais, por exemplo, eu [topo set_top / A / B], isso é certo, mas [set_constant tipo porta-r : / trabalho superior / SE 0] será relatado erro devido a que não conseguem encontrar a porta porque set_top para sub_name.Portanto, os scripts não pode reutilizar mais.

Vou tentar caixa preta, obrigado novamente.Adicionado após 7 minutosor favor, o foco sobre a questão:

Gostaria de ler e configurar o projeto completo (não é consumir muito tempo), mas eu só quero verificar um pequeno sub-módulo, em vez de todo projeto para economizar tempo.Adicionado após 1 hora 51 minutos:Acho que é simples quando [set_top TOP] e [B set_reference] [B set_implementation] vai resolver o meu problema, mas eu tenho que adicionar set_user_match para coincidir com a RTL ea árvore relógio relógio layout manualmente.

 

[sunilbudumuru]

Loglong Hi,

Você pode definir um valor constante para o sinal interno.

"ref tipo set_constant-net: / Bancada / A / B / SE 0"

Como habilitar digitalização será encaminhado para todos os módulos, u pode começar a digitalização dos sinais e forçar um valor constante em que nos módulos internos.

E você quer apenas concentrar-se no cone de lógica em que você ECOed para a verificação formal, siga o documento que se adapte ao seu problema.
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