Flip-Flop valor inicial na inicialização?

[laststep]

Oi, tenho uma dúvida para o FF esperança valor de inicialização pode obter a resposta através deste fórum. Vamos disse que construir uma vantagem positiva relógio flip-flop com o controle pré-definidos e claros em nosso morrer. Se não o sinal de preset e clear ser ativo na inicialização e manter o sinal de clock tão baixo, qual seria a saída do FF? Seria algum valor ou '1 'ou '0' ou seria indefinido ('X')? Alguém me disse que devido à característica morrer, o FF vai ter algum valor inicial, mesmo não sendo pré-definidos e claros na inicialização com o relógio nunca alternar antes. É verdade? Graças.

 

[flatulent]

Devido aos parâmetros transistor diferentes, causadas por variações nos parâmetros de processamento em todo o morrer, você não sabe o caminho que o dispositivo de energia até. É por isso que muitos circuitos têm um "power up reset" do circuito.

 

[apallix]

Em suma, isso é verdade. Mas você não vai saber se ele vai acabar como a lógica '1 'ou '0'. Eletricamente, mesmo que inicialmente inicia-se em um nível de tensão intermediária (ou seja, em estado metaestável), haverá bastante ruído e variação do parâmetro no feedback trava para empurrá-lo para tanto "VDD" ou "GND"

 

[arman_arian2005]

Eu encontrei este problema recentemente também. Tenho a intenção de simular um detector de fase três estados usando spice. Eu tenho sempre a saída X, devido ao inválido valor inicial. Então, o que posso fazer para resolver este problema?

 

[apallix]

Tenho a intenção de simular um detector de fase três estados usando spice. Eu tenho sempre a saída X, devido ao inválido valor inicial. Então, o que posso fazer para resolver este problema?

Você pode afirmar o pino de reset do flops que você está usando para implementar o detector de fase para começar em um estado conhecido. Para a simulação no spice, você também pode usar o ". Ic" declaração para inicializar o nó trava interna da flops para o estado desejado.

 

[laststep]

Assim, o flip-flop irá eventualmente estadia para '1 'ou '0' na fase inicial. Se eu tentar um modelo flip-flip, posso definir o valor inicial para qualquer '0 'ou '1' neste caso? Algo como isto: começar a atribuir inicial q = 1b'1; if (reset) {q = 1'b0;} elsif (posedge clock e clock = 1) {q = d;}

 

[apallix]

inicial começar a atribuir q = 1b'1; if (reset) {q = 1'b0;} elsif (posedge clock e clock = 1) {q = d;}

Você poderia inicializar simulações sua lógica esta caminho, mas em projetos reais, você usaria um sinal de reset para executar a inicialização.

 

[FvM]

Famílias FPGA muitos estão assegurando um registo de estado definidas após ligar reset. As ferramentas são sintetizar uma alimentação correta sobre o estado a partir de blocos Verilog ou VHDL inicial de inicialização do sinal. É definitivamente a trabalhar com FPGA Altera e Quartus. É claro, pode haver muitas razões para usar um reset explicite de qualquer maneira.

 

[lordsathish]

Este problema também pode ser devido a ligar. Nosso fontes de alimentação geralmente não Vdd para o momento em que interruptor ON. Há um tempo de subida finitos para ele. Eu também encontrei este problema enquanto eu estava tentando construir um relógio digital quando o contador ligado costuma ir para 0000 do Estado. Por favor me corrijam se eu estiver errado. Obrigado.

 

[FvM]

Rever a discussão, eu descobri que ele é a mistura problemas não relacionados, por exemplo, o comportamento de FF como o comportamento, como de FPGA e simulação. Seu adicionando o tema da ascensão diferentes tensão de alimentação. - A FF em geral, também um contador, por exemplo, como um dispositivo de lógica TTL ou CMOS, geralmente não tem power-on-reset (POR). Na maioria dos casos, tem um estado acidental inicial. A POR deve ser projetado no circuito, de preferência em uma forma que é unsensitive a subir lenta e não-monotônica tensão de alimentação e essas questões. A FF em um CPLD ou FPGA maioritariamente tem um POR respectivly um power-on definido Estado. Na simulação, um estado desconhecido é assumida por todos os registros normalmente. Assim, uma inicialização adicional de registros para a simulação pode ser necessário para fazer o trabalho de design em tudo, até mesmo para um simples divisor / 2 hora.

 

[laststep]

HI FVM, Obrigado pelo seu comentário. Eu sou mais interesse no dispositivo CPLD ou FPGA. Estes dispositivos têm a POR, mas eu acredito que nem todos os FF estão sendo reiniciado após o gatilho POR. Muito provavelmente, se estamos fazendo um estado desconhecido verificação em todos os FF, nós ainda encontramos alguns FF com o valor desconhecido. Se estamos fazendo um 'X' check-in todo o projeto, este FF irá causar um falso aviso. Mas este 'x' valor é aceitável porque não é nem contenção nem falha de design. Então eu apenas me pergunto se podemos definir um valor para inicializar esses FF e de causa i gostaria de saber que em caso real são o FF também ter algum valor inicializar para aqueles que não se redefinir, o POR.