exposição do caso (Verilog)

[pwq1999]

Gostaria de saber se a declaração caso sem paralelo a directiva, é sintetizada a um caso de prioridade? e se uma directiva de caso completo, é também sintetizada a um caso de prioridade? há uma maneira de fazer o sintetizador para sintetizar o código em caso paralelo, sem qualquer directiva no código Verilog? obrigado antecipadamente!

 

[hairo]

Oi, Você pode encontrar a resposta no capítulo 3 (p. 84) a partir do livro: Design FPGA Real World com Verilog por Ken Coffman. Graças.

 

[www.testbench.in]

Há papel muito bom no caso Verilog. http://www.asic.co.in/ppt/myths_of_case.pdf Gopi, www.testbench.in

 

[pwq1999]

muito obrigado!