Existem quaisquer violações de instalação para este circuito?

a única pergunta que me dá 3 vezes que são 8.5ns, 2ns e 0.5ns.But eu realmente não sei o que eles signify.Whatever está na pergunta é tudo que eu tenho.
 
[Quote = almotions] a única pergunta que me dá 3 vezes que são 8.5ns, 2ns e 0.5ns.But eu realmente não sei o que eles signify.Whatever está na pergunta é tudo que eu tenho. [/Quote] Seria muito mais fácil para que o seu INSERT seu desenho em vez de nos abrir uma janela do navegador e outro corte e cole sua url ...
 
Por favor, verifique o problema, parece que há algo faltando. Em geral, a condição que têm que satisfazer para evitar a violação tempo de configuração é: TCQ + + tpd TSETUP <Tclk + Tskew onde TCQ é o atraso do relógio para a saída do primeiro FF, a TPD é o atraso de propagação, TSETUP é a configuração tempo do FF 2, Tclk é o período de relógio e Tskew é a inclinação entre os tempos de chegada de relógio para os dois FFS, no exemplo acima Tskew = 2 ns. Às vezes, Tskew pode ser um valor negativo.
 
Do outro segmento, a resposta é esta: TCLK1-> Q + + Tcomb_delay 2ns + setup_time <Tclk qual é o correto?
 

Welcome to EDABoard.com

Sponsor

Back
Top