S
sagarkrishna
Guest
oi gente, [= sintaxe VHDL] counter_rst
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T
TrickyDicky
Guest
É a lógica do relógio gerado? se sio - mudar agora. Relógios lógicos pode causar todos os tipos de problemas. A sua muito melhor para gerar relógio permite em vez disso.
T
TonyM
Guest
Quer dizer que este vhdl funciona bem, mas você tem que alterá-lo para uma velocidade de relógio novo e freqüência de saída? Você escreveu ou simplesmente copiá-lo em outro lugar? Isso é realmente uma atribuição de faculdade / universidade que você quer que façamos para você?
L
lucbra
Guest
Oi pessoal, [= sintaxe VHDL] elsif (Bclk'event e BCLK = '1 ') then if (onekhz