L
leongch
Guest
HI,
Eu não posso ver o esquema no espectador esquemático Debussy.Eu corro a compilação e está tudo bem, incluindo a forma de onda de simulação.Só que eu não posso ver o esquemático do módulo de nível superior como eu necessária.É por causa dos problemas verilog testbenches?O que poderia ser possível problema?
começo
$ fsdbDumpfile (top.fsdb ");
fsdbDumpvars $ (0, top);
fsdbDumpon $;
plusargs if ($ test $ ( "dump_core_only"))
fsdbDumpvars $ (2 top.transcieverB_chip);
diferente
fsdbDumpvars $ (0 top.transcieverB_chip);
fim
else if ($ teste $ plusargs ( "dumpvcd"))
começo
$ display ( "Dumping VCD arquivo ...");
$ dumpfile ( "top.vcd");
dumpvars $ (0, top);
fim
Eu não posso ver o esquema no espectador esquemático Debussy.Eu corro a compilação e está tudo bem, incluindo a forma de onda de simulação.Só que eu não posso ver o esquemático do módulo de nível superior como eu necessária.É por causa dos problemas verilog testbenches?O que poderia ser possível problema?
começo
$ fsdbDumpfile (top.fsdb ");
fsdbDumpvars $ (0, top);
fsdbDumpon $;
plusargs if ($ test $ ( "dump_core_only"))
fsdbDumpvars $ (2 top.transcieverB_chip);
diferente
fsdbDumpvars $ (0 top.transcieverB_chip);
fim
else if ($ teste $ plusargs ( "dumpvcd"))
começo
$ display ( "Dumping VCD arquivo ...");
$ dumpfile ( "top.vcd");
dumpvars $ (0, top);
fim