escrever banco de ensaio para modelsim

[wolfheart_2001]

oi, eu comprei um livro sobre VHDL, o teste de bancada, o entity_architecture, pacotes e corpo pacotes são todos escritos nesse livro, o problema é quando eu escrever as bancadas de teste para modelsim muitos os exemplos do livro não trabalham, por exemplo: uma linha como este relógio

 

[au_sun]

oi Wolfheart, das coisas u mencionei, eu acredito que u deve escrever próprios e sintaxe testbenches corretas, se testbench ur está correto e ainda se u obter problema dar o código ea mensagem de erro exata exibida pelo modelsim, deixe-me ver o que é exatamente o problema?

 

[wolfheart_2001]

estes são os arquivos verificar.

 

[au_sun]

Wolfheart oi, eu encontrei ur código parece estar livre de erros, eu mudei e acrescentou valores de carga e permitir que os sinais em banco de ensaio, eu tenho valores no "output" porta de saída, o código é ur abolutely livre de erros quando simulado com ModelSim, ur tente adicionar os seguintes valores "esperar para 100 ns; permitir

 

[omara007]

verificar modelsim ur .. talvez u ter escolhido as definições de dar erro se o código não é synthesizable ..

 

[amraldo]

se o relógio é do tipo std_logic não inicializado e vai obter um erro como o padrão para std_logic é 'U' e não 'U' = 'U'

 

[wolfheart_2001]

ur direito amraldo, a simulação funciona bem agora. thax para todos.