Erro no modelo sim! por favor me ajude!

[jianhuachews]

Oi pessoal .. Alguém pode me ajudar a olhar para o problema ..? Modelsim me deu esse erro no meu banco de ensaio ..

# ** de erro: C :/ Users / Chew / Desktop / columncounter tb.vhd (20):. Sinal "col_out" é tipo ieee.std_logic_1164.STD_LOGIC_VECTOR, tipo esperando ieee.NUMERIC_STD.UNSIGNED

Enquanto meu código do programa pode ser compilado ... eu não sei o que está errado! programa

 biblioteca IEEE; IEEE.STD_LOGIC_1164.ALL uso; IEEE.STD_LOGIC_UNSIGNED.ALL USO; column_counter entidade é a porta (col_out: std_logic_vector (3 downto 0); rst: em std_logic; clk: em std_logic); column_counter final; arquitetura comportamental de column_counter é sinal temp: std_logic_vector (3 downto 0); iniciar o processo (RCL) começam if (rising_edge (RCL)) then if (rst = '1 ') then temperatura '0', others => '1 '); temperatura mais (1)

 

[ckshivaram]

confira o link aqui http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Há dois pontos extras semi nessa linha no código testbench? sinal col_out: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out:! Std_logic_vector (3 downto 0);

em seu programa principal entidade dentro desta linha é "IN" ou "OUT"?? declará-la

 

[jianhuachews]

Oi pessoal! Obrigado por ajudar a detectar os erros. Eu já declarou que a "saída" na linha da entidade. e também eu removi o extra ":" Mas ele ainda está me dando o mesmo erro!

 

[sanju_]

Hi guys! Obrigado por ajudar a detectar os erros. Eu já declarou que a "saída" na linha da entidade. e também eu removi o extra ";"! Mas ele ainda está me dando o mesmo erro

ele funciona .. no ISIM ao editá-lo

 

[jianhuachews]

graças hey Sanju para tentar compilá-lo! Eu tinha escrito em outro conjunto de arquivo com as exatas mesmas códigos editados e ele funciona ... Eu me pergunto por que .. Anw muito obrigado para os rapazes ajuda!