Erro no meu código VHDL (Trabalhando com arrays): Ajuda

[amisin]

Eu sou novo em programação VHDL, e eu escrevi este código: [= sintaxe VHDL] ------------------------------- ------------------------- biblioteca IEEE; ieee.std_logic_1164.all utilização; ieee.std_logic_arith.all utilização; ieee.std_logic_unsigned.all utilização; - -------------------------------------------------- ----- imagebin2dnastream entidade é genérico (RR, CC: INTEGER: = 2), porta (de entrada: IN std_logic; Saída: OUT std_logic); imagebin2dnastream final; -------------- ------------------------------------------ arquitetura behaviorb2d de imagebin2dnastream é tipo type_binaryin é array (0 a 1) de std_logic_vector (31 downto 0); sinal loopcount: integer; sinal dnacount: inteiro: = 0; sinal binaryin: type_binaryin; dnaout sinal: string (1 a 16); loja sinal: std_logic_vector (31 downto 0 ); começar loja

 

[FvM]

Para corrigir o erro de sintaxe óbvio, você precisa usar a sintaxe correta para constantes std_logic_vector. É "01" em contraste com o '0 'para bits. Na segunda visão, há mais erros, que tanto causam a falha na simulação de compilação / ou impedir que o projeto para funcionar como esperado. Sem pretender completude: - loja índice (loopcount, loopcount + 1) está fora do intervalo para loopcount = 31 - dnacount

 

[amisin]

Graças FVM, eu ter corrigido o código como: código VHDL: [= sintaxe VHDL] -------------------------------- -------------------------------------------------- ------------------------------ biblioteca ieee; ieee.std_logic_1164.all uso; ieee.std_logic_arith.all uso; usar ieee. std_logic_unsigned.all; ---------------------------------------------- ---------- imagebin2dnastream entidade é genérico (RR, CC: INTEGER: = 2), porta (de entrada: IN std_logic; Saída: OUT std_logic); imagebin2dnastream final; --------- ----------------------------------------------- arquitetura behaviorb2d de imagebin2dnastream é type_binaryin tipo é array (0 a 1) de std_logic_vector (0 a 31); - sinal loopcount: integer; sinal dnacount: inteiro: = 0; sinal binaryin: type_binaryin; dnaout sinal: string (1 a 16); sinal loja: std_logic_vector (0 a 31); begin binaryin (0)

 

[FvM]

Eu estou usando dnacount para incrementar o valor valor para dnaout índice

Então você ainda não encontrar tempo para ler sobre as variáveis ​​e os sinais de um processo? : Sad:

Eu ainda estou recebendo alguns erros relativamente, atribuição de variável. Erro: Alvo de atribuição de sinal não é um sinal na linha (loopcount

 

[n_sanjay_n]

Oi tudo .... Eu sou novo a este site. Eu tenho uma pergunta sobre o uso de números de ponto fixo em VHDL. Tenho postado o código abaixo. O problema: eu quero formar a equação no loop for. Para fazer isso, devo declarar uma matriz 2D para o "DV" e "v". Eu tentei usar uma declaração de declaração de tipo, mas só funciona dentro de uma arquitetura (dificuldade para declarar dv). biblioteca IEEE; usar IEEE.std_logic_1164.all; IEEE.numeric_std.all uso; floatfixlib biblioteca; floatfixlib.math_utility_pkg.all uso; floatfixlib.fixed_pkg.all uso; xxx entidade é a porta (ou seja: em sfixed (17 downto -110); dv: inout sfixed); ------ Aqui está o problema xxx final; arquitetura neu de xxx é DATAOUT tipo é matriz (6 downto 0,11 downto -55) de sfixed; ------ desta declaração é depois dv é definida ... então dv é de formato desconhecido!! Cm sinal, GL, Gl_Cm, El, A dt, sfixed: (8 downto -55); sinal v: DATAOUT; começar Cm