efeito da lista de sensibilidade sobre o hardware gerada em vhdl

[s3034585]

oi qualquer um pode me dizer qual é o efeito de remover os sinais da lista de sensibilidade em um código vhdl. abaixo está o código para ele. inicialmente apenas um sinal é mencionado na lista sensitvity e, posteriormente, a e b são mencionados na lista de sensibilidade. Qualquer um pode me dizer o diff na saída c eo hardware gerada em ambos os casos. Graças julgamento entidade é Porto (a: em std_logic; b: em std_logic; c: out std_logic); julgamento final; arquitetura comportamental de julgamento é iniciar o processo (a) começar if (a = '1 'e b = '0') ou (a = '0 'e b = '1'), então c

 

[gnomix]

[Quote = s3034585] oi qualquer um pode me dizer qual é o efeito de remover os sinais da lista de sensibilidade em um código vhdl. abaixo está o código para ele. inicialmente apenas um sinal é mencionado na lista sensitvity e, posteriormente, a e b são mencionados na lista de sensibilidade. Qualquer um pode me dizer o diff na saída c eo hardware gerada em ambos os casos. Graças julgamento entidade é Porto (a: em std_logic; b: em std_logic; c: out std_logic); julgamento final; arquitetura comportamental de julgamento é iniciar o processo (a) começar if (a = '1 'e b = '0') ou (a = '0 'e b = '1'), então c

 

[tut]

Omitindo qualquer sinal na lista de sensibilidade no resultado na simulação VHDL / incompatibilidade síntese .. Na simulação, u não vai conseguir resultados desejados coz "o processo não vai acionar quando há um evento no sinal omitido ... MAS ferramentas de síntese de todos (leia-se grandes?) Ignore lista de sensibilidade, de modo u'll obter o hardware desejado .. tut ..

 

[eltonjohn]

HI .. VHDL é uma linguagem paralela, em geral, inerente .. Não há REGISTER primitivas lógica. Im fim de utilizar o idioma em um nível de abstração "comportamental" ... Isso significa que para usá-lo para especificar o comportamento do circuito ao longo do tempo, temos a "força" declarações seqüencial. Em síntese lógica não há uma regra de ouro implementadas pelas empresas síntese sobre a forma de implicar "LOGIC registrado". Isto é feito com as demonstrações PROCESSO .. a regra é assim: processo utilizado para LOGIC REGISTADOS 1) escrever um processo que "NÃO" incluem todas as entradas na lista de sensibilidade 2) o uso incompletly especificado "se-the-elsif" (preste atenção ao elsif aqui) dar a entender que um ou mais sinais devem manter seu valor (esta é a chave) 3) Use variáveis de tal forma que mantenha o seu valor entre as iterações do processo .. -------------------------------------------------- --------------------------- processo utilizado para Combinatória LOGIC 1) A lista de sensibilidade inclui todas as entradas 2) as declarações assigment escrito para o PROCESSO SAÍDAS cobrir todas as combinações possíveis das entradas do processo

 

[barkha]

=> A lista de sensibilidade é um conjunto de sinais para que o processo é sensível. Qualquer alteração no valor dos sinais na lista de sensibilidade irá causar a execução imediata do process.If a lista de sensibilidade não é especificado, é preciso incluir uma declaração de esperar para ter certeza de que o processo será interrompido. Lista de sensibilidade deve ser composto de todos os sinais que são lidos dentro do processo. = Síntese> é o processo de geração de implementações do circuito / porta de nível VHDL modelo Mismatch Síntese "Getting Simulação se não lista de sensibilidade dada em processo ...." Ferramentas de síntese muitas vezes ignoram lista de sensibilidade, mas ferramentas de simulação não ... Se não for lista de sensibilidade adequada especificado no processo, o sinal esquecido levará a diferença no comportamento do modelo simulado e sintetizado o projeto