dois ouput em tempo de simulação, só precisa de uma saída

[Mkanimozhi]

Oi a todos,
Em VHDL eu preciso fazer o modulo 2 além b powwer, quando eu atribuir os valores de expoente no próprio programa está produzindo o valor 0 e no tempo de simulação, quando eu dou o gaves para além disso, está tomando o valor e produzindo dois saídas, como para o valor 0 e mod e valor de entrada do real, eu preciso evitar que o valor 0 e no meu tempo de execução só todos os meus opeartions deve fazer, como fazer isso, dá-me ur sugestão valiosa

constante dois inteiro: = 2;
fez sinal: boolean: = false;
começarprocesso
começar
aguardar key_r, const_i;
<= Soma key_r const_i;
<= Dois two_power_b ** b;
done <= true;
processo final;

processo
começar
esperar até done = true;
<= Mod_sum conv_integer (soma) two_power_b mod;
sum1 <= conv_std_logic_vector (mod_sum (n / 2));
processo final;respeita
kaniomzhi.m