diferença de código Verilog

[spauls]

Todas oi,

Eu tenho dois códigos para a troca de a e b, qual deve ser OK.

always @ (clock posedge) começam
a <= b;
b <= a;
final

always @ (clock posedge) começam
a = b;
b = a;
final

esclarecer.

 

[AlexWan]

Primeiro é OK.

Por exemplo:
Agora, a = X, b = Y.Após posedge do relógio, o resultado do primeiro é um Y =, b = X, e resultado de um segundo é Y = b = Y.

Você pode encontrar alguns trabalhos de bloqueio e sem bloqueio atribuição de Verilog para verificá-lo.

 

[z81203]

primeiro é, simultaneamente, o segundo é seqüencialmente.

 

[Aravind]

quando a síntese
primeiro não-bloqueio take 2 dff mudando há saídas
mais referência ADVANCE VERILOG Formação de Cummuings

declaração de bloqueio segunda assumirá (DFF) registrar como dar a saída e entrada de b como

 

[sameer_dlh25]

Spauls Olá,

A diferença pode ser facilmente entendido com filosofias de Verilog não-bloqueio e bloqueio de declaração.

Em todo o bloco <= sempre é um bloqueio e não declaração de todos esses serão executadas simultaneamente.Após a síntese destes resultará em FF.

= Considerando que é um bloqueio no seu caso X = Y e Y = X será executado sequencialmente e ambos X e Y terá Y finalmente.Eu acho que este não é o que se pretende!<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Muito feliz" border="0" />

 

[jjww110]

você deve compreender bloco eo bloco não-verilog!

 

[phoenixfeng]

Concordo com sameer_dlh25 e AlexWan

 

[spauls]

Alguém pode sugere bom livro sobre verilog partir do zero

 

[Aravind]

HDL chip design por Doulas smith
Verilog HDL por Samir palnikar
Verilog Síntese por Baskar

Este livro tem 3 para todos os iniciantes Verilog

 

[weng]

O primeiro caso é ok.um é atribuído a b b e no mesmo tempo, é atribuído a a.Isso significa que a e b podem ter valores depands diferença no valor inicial.

Para o segundo caso, o valor de b é atribuída a uma mudança e vai b ...

 

[yuenkit]

primeiro.

o segundo, ambos a e b terão o valor de b.

existe um valor de temperatura virtual para cada variável, o sinal anterior pode ser segurar lá até a borda do relógio.todas as atribuições terá o valor da temperatura para qualquer operação.

o valor da temperatura vai ficar atualizado após relógio de pulso vêm polegadas

 

[darylz]

É um problema verilog simples.

 

[fangjingyao]

Verilog HDL Synthesis-prático primer a, por J.bhasker, é um livro bom