DFT Flow?

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always @ inteligente

Guest
Alguém poderia me orientar o projeto para o Teste de fluxo no design ASIC?Que ferramentas a serem usadas?

Obrigado

atenciosamente

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />
 
Que eu tenha visto e experimentado é o Syn buit * psys DC na digitalização de comando de inserção, mas pls diga-me mais o ataque DFT, metodologia e tudo .........

 
DFT está para o design para teste!

Assim, mais importante de todas é:
"teste de tomar em consideração ao fazer o desenho!"

As ferramentas EDA, como $ DFT yn0psys 'C0mpiler, DFTAdvisor Ment0r's, ou
$ yntest Virtual Sc (at) n, só pode fornecer o "estruturado-DFT solução" ---
a digitalização design acorrentados.

ps:
O objetivo da inserção da cadeia de digitalização é
ATPG fazer tarefa mais fácil.
(Desde ATPG seqüencial não é uma tarefa fácil e
a cobertura de teste pode ser muito baixa.)

 
*** *** Plano antes da execução
--------------------------------
Design: Plano Design
Verificação: Plano de Verificação
Teste: Plano de teste
--------------------------------
Desenho do plano: função, tempo, energia e assim por diante.
Verifiation plano: metodologia de verificação utilizado, a cobertura de cobertura de código, funcionais, ...
Plano de Teste: estratégia de ensaio utilizados, a definição de modo de teste, a cobertura do teste, a cobertura de falhas
--------------------------------
Estratégias de teste:
* Memória:
- BIST: algoritmo BIST, como a de Março, ...
- Outros:
* Blocos Analógico:
- PLL:
- ADC:
- DAC:
* Blocos Digital:
- Testes funcionais: (-> simulação de falhas de execução ou não)
- ATPG
Scan
# Varredura completa
# Scan parcial
* Chip inteiro:
- Boundary scan
--
--------------------------------

Consulte também o seguinte:
"Reduzir os custos de teste durante o ciclo de design"
www.eedesign.c0m/story/OEG20030616S0108
Última edição por joe2moon em 17 Jun 2003 6:25, editado 1 vez no total

 
Algumas das ferramentas EDA:
www.mentor.c0m/dft/products.html
- Limite BSDArchitect - scan
- DFTAdvisor - síntese de teste
- FastScan - ATPG
- LBISTArchitect - BIST lógica
- MBISTArchitect - BIST memória
- TestKompress - Teste de compressão

www.syntest.c0m/
- DFT-Pro Plus - um conjunto abrangente de ferramentas DFT
- VirtualScan - Virtual Scan Síntese e ATPG
- TurboBIST - Built-in Self-Test
- TurboBSD - Boundary Scan
- TurboCheck - Testabilidade Análise
- Simulação TurboFault - Fault

www.logicvision.c0m/products/index.html
- Chip Teste Monte - Boundary Scan
- Logic BIST - Embedded IP teste
- BIST Memória IC - Embedded teste de memória
- PLL BIST - Embedded PLL teste

www.synopsys.c0m/products/test/test.htm
- BSD Compiler - Boundary Scan
- DFT Compiler - síntese de teste
- TetraMAXŽ ATPG - ATPG
Última edição por joe2moon em 18 Jun 2003 17:22, editado 2 vezes no total

 
Este é o meu fluxo de Synopsys DFT

1.HDL projeto considerando Testing
==> Você pode verificar Synopsys RTL verificar TESTDRC com compilador DFT
==> Memória: memória lógica de inserção BIST

2.Síntese Scan considerando: DC Compiler
==> Compile-scan (pre_compiled com a digitalizar)
==> Este comando make F / F ==> scan F / F
==> Check_test ou check_dft: check DFT violação da regra

3.SCAN & make inserção em cadeia: Synopsys compilador DFT
==> Insert_scan ou inserir DFT
==> Este comando faz varredura em cadeia
é claro, temos que cofigure varredura cadeia

4.BSD (JTAG) inserção com Synopsys compilador BSD
==> Insert_bsd
==> Você pode inserir JTAG antes de síntese.
==> Faça vetor com compilador BSD BSD

5.ATPG com Synopsys Tetramax

==> Make ATPG vetor com Tetramax
==> Obter cobertura falha exata
==> Se você quiser, você pode fault_simulation.

6.Simulaiton (ATPG, MBIST, JTAG)

==> Simular todos os vetores com o simulador (ncsim ou vcs ou outros)

 
>>> Você pode verificar Syn0psys RTL verificar TESTDRC com compilador DFT

Da minha experiência, o resultado da RTL RDC não é tão bom,. Ie.
a correlação entre o (RTL) RDC e da RDC
porta-netlist nível não é tão perto.
-------------------------------------------------- -------------------------------
Só para sua referência:

Dataquest FY 2001 ATPG Mercado
Mentor fastscan (61%)
Synopsys Tetramax (31%)
outros (8%)

Dataquest FY 2001 Scan inserção no mercado
Synopsys DFT Compiler (91%)
Mentor DFT Orientador (7%)
outros (2%)

h ** p: / / www.deepchip.c0m/items/snug03-12.html

 
Para verificação de inserção em cadeia:
É linesnt para bordar a digitalização da cadeia (s) no ambiente físico C0mpiler's.
Desde que pode considerar a localização física durante o encadeamento.
Portanto, neste domaim, DFT C0mpiler ganha.
[invocar DFT C0mpiler de Física C0mpiler]
-------------------------------------------------- ----------------------------

Para ATPG:
geração de padrões e padrão de compressão
Parece que faz um trabalho Ment0r linesnt.
-------------------------------------------------- ----------------------------

 
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