declaração de atribuição em Verilog

[weng]

Oi, eu li em algum lugar dizendo que o atraso não deve ser incluída na declaração de atribuição. Exemplo: atribuir c = a & b; Em vez de atribuir # 0,3 c = a & b; Alguém pode me dizer qual é a razão? Há deviam ser algum atraso em qualquer rito portas? Mas por atraso não está incluído?

 

[vivek]

atrasos pode ser usado e é legal. mas é utilizado principalmente na modelagem. Durante a codificação RTL isso tem que ser evitado

 

[anjali]

atrasos podem ser usados para a modelagem de ferramentas de síntese, mas ignoram os atrasos.

 

[jjww110]

você pode usar celular atraso na ASIC!

 

[tigerajs]

tem incluem o atraso e é muito pequena

 

[aravind]

neste ponto que eu quero fazer uma pergunta. Atualmente todas as ferramentas funciona em síntese a nível comportamental. como eu quero atribuir um valor depois de algum atraso só. um

 

[xuanzhu]

ferramentas de síntese podem trabalhar nesta lógica, mas no processo de síntese, o tempo de atraso neste código será ignorado, e isso vai resultar na dismatch de verificação funcional da verificação de tempo

 

[novise]

um atraso pode ser simulado, mas não podem ser sintetizados por isso, é geralmente melhor para evitar atrasos durante a codificação

 

[askrkrao]

É um apenas um fio quando usamos a atribuição ou então podemos escrever fio c = a & b;

 

[spauls]

Você pode ter pré e pós-incompatibilidade sim.

 

[semiconductorman]

Há maneiras muito melhores de modellng atraso, em seguida, statememt atribuir. Se você é tring para modelar o atraso de transporte, em seguida, usando # atraso e atribuir declaração servirá de modelo de forma errada! . Já havia uma mensagem em atraso modelagem h ** p: / / www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf

 

[hareshcooleng]

oi, usamos como atraso como limite de tempo especial quando qualquer processo de execução com o tempo de atraso. exemplo para portão ou # 2 u1 (a, b, fora), e # 1 u2 (a, b, fora), o que significa que primeiro portão executar para 2 atrasos. Após o segundo portão executar para 2 tempo de atraso 1. Para mais informações use o livro do autor verilog HDL é James M. Lee. Eu acho que vai ajudar a u.