DC questão de síntese?

[Mediatek]

se eu precisar de uma DFF com async_set e async_reset
always @ (clk posedge ou zrst negedge ou sset posedge)

quando eu uso
/ / Synopsys zrst "one_hot, sset"
always @ (clk posedge ou zrst negedge ou sset posedge)
....
a síntese
e não utilizá-lo em seguida, síntese,
always @ (clk posedge ou zrst negedge ou sset posedge)
....
Eu verifico o resultado dois síntese
encontrar o netlist é o mesmo?
PORQUE ????????????????????????????????????????????????? ?

como saber / Synopsys full_case one_hot ............
está a trabalhar (a partir do arquivo de log ou síntese .....)
?

 

[tony_taoyh]

Que tipo é usado para este DFF na sua netlist gerado?

Obrigado.

 

[kxchorus]

Vai depender de que tipo de DFF em sua biblioteca que atenderá à RTL.

 

[laobian]

Normalmente, um sistema só tem apenas um sinal de reset ligar para o CLR ou pino SET da DFF, não os dois.Assim, o alway resultado é o mesmo.

 

[Roger]

verificar o seu arquivo. lib e pesquisa, se existe um redefinir / set DFF

 

[Thomson]

Primeiro verifique sua biblioteca para se certificar de que ele inclui esse tipo de registos;
Em segundo lugar, a seguir pode ajudar:
O Verilog atributos para definir e redefinir são:

/ / Synopsys async_set_reset
/ / Synopsys sync_set_reset
/ / Synopsys async_set_reset_local
/ / Synopsys sync_set_reset_local
/ / Synopsys async_set_reset_local_all
/ / Synopsys sync_set_reset_local_allExemplo de código Verilog para inferir um conjunto síncrono flip-flop e um reset síncrono flip-flop:
-------------------------------------------------- --------------------------------------

sync_set_reset módulo (clk, reset, set, D1, D2, y, t);
input clk, reset, set, D1, D2;
saída y, t;
/ / Synopsys reset "sync_set_reset, defina"
reg y, t;
always @ (clk posedge)
begin: synchronous_reset
if (reset)
y = 1'b0; / / reset síncrono
diferente
y = d1;
fim
always @ (clk posedge)
begin: synchronous_set
Se set ()
t = 1'b1; / set / síncrono
diferente
t = d2;
fim
endmoduleVerificando que os atributos foram corretamente aplicados
-------------------------------------------------- --

Antes de ler o código de HDL, defina a variável de Design Compiler

hdlin_report_inferred_modules = verbose

para obter um relatório completo de inferência das células seqüenciais.Depois de
ler no HDL, verificar o relatório de inferência para ver que os atributos
foram corretamente aplicados.

Em terceiro lugar para se certificar de que se for necessário para conter o reset assíncrono e definir simultaneamente no mesmo módulo.Com efeito, não é fácil para conduzir a análise de tempo estático no que diz respeito à característica assíncrona do sinal.Se você tem uma boa experiência de reset assíncrono, então é melhor evitar esse estilo de codificação.Incluindo apenas a reposição aynchronous é permitida e recomendada a sua codificação, especialmente, evitando o uso de sinais assíncronos interno, uma vez que é difícil para a análise dos testes e de calendário.

 

[sunms]

Hi guy,
Tudo depende da lib que você usou.
Faça sue se apoiar redefinir e definir a função, ou basta apenas definir ou redefinir.