Dúvida em Verilog código ...

[pranavam]

Eu vim em toda a dúvida folowing em Verilog ....plz help me

módulo parallel_1 (strobe, data_inp, LE1);
input [6:0] data_inp;
Strobe de entrada;
output [34:0] LE1;
reg [34:0] LE1;
reg [2:0] RR;
inicial
começo
rr = 3'b001;
fim

always @ (strobe posedge)
começo
caso (RR)
3'b001: le1 [6:0] <= data_inp;
3'b010: le1 [13:7] <= data_inp;
3'b011: le1 [20:14] <data_inp =;
3'b100: le1 [27:21] <data_inp =;
3'b101: le1 [34:28] <data_inp =;
default: rr = 3'bz;
endcase
rr = rr 3' B001;

fim
endmodule

A coisa é ..Quero que o primeiro valor de "RR" como 001 ...e eu fiz a técnica acima ...mas eu entendo o problema que sempre trabalho inicial e, ao mesmo tempo e, portanto, RR = 001 doesnot ter qualquer influência ....Plz tell me anyother técnica para declarar um registo de um valor antes sempre declaração vai executar;

 

[staraimm]

Você pode adicionar o "reset" de sinal em seu projeto?No procedimento de restauração, você pode definir o registo de RR para o valor inicial.Pela maneira, parece muito confuso que você acabou de definir o valor de RR no "padrão" do caso.

 

[banjo]

Oi,

Eu acho que você precisa mudar para
RR <= RR 3' B001;

Enquanto não tenho meu livro de sintaxe aqui em casa, acho que a maneira que você codificado é uma atribuição de bloqueio e é conhecida por causar problemas em implementações reais.
Além disso, como staraimm salientou, você realmente precisa de uma condição de reset.Caso contrário, gostaria de sugerir a adição de um conjunto de falhanços que começar carregado ao valor estático do "001" sobre o flash primeiro e usar esses fracassos como uma semente para a RR.Ao fazer isso você sacrifica o pulso strobe primeiro e usá-lo como uma espécie de pré-pulso.

Se a aplicação final é como um FPGA Xilinx, você pode definir os valores iniciais dos flops após a programação.Isto pode ser feito no arquivo UCF.Tenho também a mão-editado esses tipos de alterações com a sua ferramenta de edição de FPGA.Enquanto isso funciona no silício real, não vai simular adequadamente, desde a UCF não é utilizado na simulação.

 

[pranavam]

Obrigado a todos u. ....Eu sou um novato em matéria de design HDL ....

Como posso adicionar um sinal de reset para o projeto?
Eu estou usando Altera FPGA e kit DE1 .....

Como posso definir o valor do RR (sem afetar outras partes do código) usando flipflopes?
Por que doesnt declaração inicial tem alguma influência?

Plz tell me

 

[staraimm]

Você pode usar uma PIO da FPGA Altera a ligação com o "Reset" de circuito na borad.Quando você pressiona o botão na placa, repor o sinal será triggerred.

 

[vijay_1285]

oi chapas,
Eu também experimentei o mesmo problema ..
a declaração inicial não é de todo trabalho, seja sempre dentro ou fora dela.
Eu usei qu (at) RTUs 2 software para isso.
também se r inteiros usado em vez de regs dentro parâmetro caso,
não o seu trabalho ... há alguma cláusula para isso??

Como pode u representar números de ponto flutuante em hardware?
Eu quero implementar uma função exponencial, utilizando LUT ... Como posso implementar a LUT com números de ponto flutuante para ele?por favor me ajude ...
thank u..

 

[nand_gates]

Como sobre um presente!

Código:

módulo parallel_1 (strobe, data_inp, LE1);

input [6:0] data_inp;

Strobe de entrada;

output [34:0] LE1;

reg [34:0] LE1;always @ (strobe posedge)

começo

LE1 <= (le1 [28:0], data_inp)

fim

endmodule

 

[dcreddy1980]

Oi,

Eu modifiquei o código do ur e que trabalha para mim, se eu entendi o que você deseja ... Se isto não o que você deseja .. me avise.módulo parallel_1 (strobe, data_inp, LE1);
input [6:0] data_inp;
Strobe de entrada;
output [34:0] LE1;
reg [34:0] LE1;
reg [2:0] RR;

always @ (strobe posedge)
começo
caso (RR)
3'b001: começar le1 [6:0] = data_inp; rr = 3'b010; final
3'b010: começar le1 [13:7] data_inp =; rr = 3'b011; final
3'b011: começar le1 [20:14] data_inp =; rr = 3'b100; final
3'b100: começar le1 [27:21] data_inp =; rr = 3'b101; final
3'b101: começar le1 [34:28] data_inp =; rr = 3'b001; final
default: begin LE1 = (35)) (1'b0; rr = 3'b001; final
endcase
fim
endmoduleAtenciosamente,
Chaitanya

Permitam-me que se trabalha para u. ......

 

[echo47]

Já tentou este Verilog técnica de inicialização de 2001?Eu uso o tempo todo em Xilinx XST.Eu evito "sinais de reset 'sempre que possível.

reg [2:0] RR = 3'b001;

Muitos compiladores ignoram 'inicial' declarações.Eu não sei sobre as ferramentas Al.tera, mas Xilinx XST recentemente suportar, embora seja buggy.

Muito poucos (talvez nenhum Verilog) / sintetizadores VHDL suporte de ponto flutuante da linguagem.No entanto, as ferramentas de desenvolvimento podem incluir funções matemáticas de ponto flutuante como módulos biblioteca.Verifique se a documentação ou notas de aplicação.