A
aibrahim
Guest
Dear All,
Estou modelando um CT delta sigma modulador usando Simulink, agora estou tentando modelo excesso loop demora.
Tento dois métodos:
1.utilizar um transporte atraso, mas a demora aparece como um aumento no tempo, e não uma subida atraso no sinal de saída deste bloco.
2.uma D-ff clocked 'com um relógio, mas realmente atrasado saída atraso exceder o que eu esperava.
Acho que é um tempo simulatin definições problema, assim que eu tente um método passo variável e definir min passo com um valor menor do que o meu atraso vaue.
mas ainda tenho o problema sam
Alguém pode me ajudar ou sugerir outro método para modelar excesso loop demora.
Advanced graças
Estou modelando um CT delta sigma modulador usando Simulink, agora estou tentando modelo excesso loop demora.
Tento dois métodos:
1.utilizar um transporte atraso, mas a demora aparece como um aumento no tempo, e não uma subida atraso no sinal de saída deste bloco.
2.uma D-ff clocked 'com um relógio, mas realmente atrasado saída atraso exceder o que eu esperava.
Acho que é um tempo simulatin definições problema, assim que eu tente um método passo variável e definir min passo com um valor menor do que o meu atraso vaue.
mas ainda tenho o problema sam
Alguém pode me ajudar ou sugerir outro método para modelar excesso loop demora.
Advanced graças