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fsmith
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Gooday, eu estou tentando implementar uma porta XNOR múltipla entrada usando o Virtex II Pro unisim primitiva BUTF. Meu código VHDL é a seguinte: library IEEE; uso IEEE.std_logic_1164.all; biblioteca unisim; unisim.vcomponents.all uso; BUFT_XNOR entidade é a porta (E_0, E_1, E_2, E_3: em std_logic; enable: out std_logic); final BUFT_XNOR; arquitetura XNOR_BUFT de BUFT_XNOR é começar DFF_Enable_0: BUFT porta mapa (enable, E_0, E_3); DFF_Enable_1: BUFT porta mapa (enable, E_1, E_0); DFF_Enable_2: BUFT porta mapa (enable, E_2, E_1); DFF_Enable_3: BUFT port map (enable, E_3, E_2); PULLUP_Enable: pullup porta mapa (enable); PULLDOWN_Enable: PULLDOWN porta mapa (enable); XNOR_BUFT final; O código compila bem, mas quando eu simular com Multisim, eu recebo a saída no mostrado na o anexo: O esquemática: Alguém por favor pode me dizer por que eu obter o resultado indefinido, quando uma das entradas é lógico 1, e como obter a saída correta. Obrigado. F.