CPLD limite de frequência de entrada superior

C

cesariv

Guest
Quais os fatores que determinam a freqüência de entrada máxima, que eu possa aplicar a um CPLD. Para uma CoolRunnerII Xilinx, que é a freqüência máxima de entrada?
 
Sim, mas há várias especificações, o que eu quero saber é, a relação beetwen atrasos de entrada e freqüência máxima de entrada?
 
A frequência de entrada máxima é determinada por algumas coisas, tais como o atraso de lógica combinacional (nível de lógica), o chip em si (grau de velocidade). Etc
 
por atraso está relacionado a frequência? o papel de atraso é apenas a adiar o tempo de um sinal sem considerar a sua frequência, não é?
 
Normalmente nós projetamos o FPGA ou CPLD de forma sincronizada. Por outras palavras, deve-se atenuar os dados ou o sinal de controlo. Se o atraso for maior do que o ciclo de relógio, o sinal pode ser accionado de uma forma errada. Assim, o atraso é muito importante para o evalute freqency max do chip.
 
Suponha que você tem um dispositivo, conectado à entrada CPLD. O dispositivo, na beira de um relógio, a saída dos dados para o CPLD. Agora, mesmo relógio que é usado pelo CPLD. O CPLD devem ter tempo para processar os dados de entrada, e definir o resultado correto na entrada dos registos de sua saída, * antes * clock a próxima. Há duas coisas principais envolvidos aqui. Primeiro, quando o clock primeiro ocorrer, eo dispositivo de enviar os novos dados para o CPLD, há um pequeno atraso entre a borda do relógio, e dados válidos. Em seguida, há um atraso necessário pelo CPLD para avaliar esses dados e produzir resultado correto. Apenas quando o resultado é avaliado currectly, a borda pode ocorrer de relógio seguinte (onde os dados resultantes se deslocado para o CPLD flip-flop). Assim, a freqüência de clock máximo dependem - O grau de velocidade CPLD (o quão rápido ele pode avaliar expressões, pelo seu bloco de lógica). - O atraso entre a borda do relógio e o momento em que os dados são válidos de pinos de entrada CPLD. Isso pode ser dito para o sintetizador e P & R com parâmetros. O atraso de saída também pode ser especificado, então o 'compilador' pode minimizar o atraso de saída para o próximo chip. Tudo isso afeta a freqüência máxima no CPLD.
 
Também depende do seu código vhdl! para o mesmo chip e mesmo funções necessárias, códigos diferentes reflete na freqüência máxima (ou seja, usando um clock ou ambos, e assim por diante ..) Isto pode ser facilmente demonstrado a partir do relatório de síntese
 
Sim, mas há várias especificações, o que eu quero saber é, a relação beetwen atrasos de entrada e freqüência máxima de entrada?
 
Há múltiplos fatores que decidem a sua frequência máxima, tais como a complexidade lógica, o nível de registo, ea densidade de seu projeto. Em geral, recomenda-se a limitar a sua densidade lógica a 75% de OE total. De acordo com a folha de dados da Xilinx, Coolrunner 2 pode ir até aos 333MHz. De qualquer forma, não penso que você pode fazer um projeto de 333MHz usando Coolrunner 2. :)
 
eu uso o chip de EPM7128SLC84-15, eo relógio é 250ns. Sua entrada ultrapassar trequency seu limite? posso fazer isso?
 
[Quote = Vonn] Depende também de seu código vhdl! para o mesmo chip e mesmo funções necessárias, códigos diferentes reflete na freqüência máxima (ou seja, usando um clock ou ambos, e assim por diante ..) Isto pode ser facilmente demonstrado a partir do relatório de síntese [/quote] Sim! Eu tenho dois projeto 64 bit-se contra um) relógio de 304,04 MHz (função LPM com antecipação de abordagem para combater projeto) 2) 137,65 MHz de clock (função LPM só) Altera EPM240T100C3
 
Oi, eu sou o tipo de novato para isso, mas se você tem um esquema ou um código VHDL, após a simulação do software (digamos Xilinx Foundation) vai contar a freqüência máxima e um monte de outros atrasos ... Cheers!
 
freqüência superior é determinada por vários fatores. Uma complexidade do sistema. 2 técnicas do programa. 3 desempenho do chip. 4 ocasião aplicação. etc
 
a freqüência superior é deterimed pelo caminho de transporte de chaves. por quê? porque, se você inserir novos dados, mas os dados antigos não foi enviada, por isso em alguns topkapi a relação tempo não se encontram. Para aumentar a sua frequência superior você pode usar pipeline.
 
[Quote = Vonn] Depende também de seu código vhdl! para o mesmo chip e mesmo funções necessárias, códigos diferentes reflete na freqüência máxima (ou seja, usando um clock ou ambos, e assim por diante ..) Isto pode ser facilmente demonstrado a partir do relatório de síntese [/quote] como melhorar a freqüência máxima? em primeiro lugar, através de alterar o percurso para reduzir a segunda demora, reduzir as entradas do circuito lógico de combinação (porque a estrutura básica do FPGA é lut, tem quatro inputs.if usamos lotes de entradas, trará atraso em cascata.)
 
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