configurar violação tempo segurar no ISE

[Tomby]

Olá, tenho sintetizada, e executar o translate, mapa, lugar e rota para o FPGA virtexe em ISE5.1i mas quando tento simular o netlist que ISE5.1i gera junto com o arquivo sdf eu recebo esses erros. # Tempo: 1733 Iteração ps: 0 Instância: / uart_tb/uart_top_postsim/u_550_linectlreg_3 # Error **: C :/ Xilinx / Verilog / src / simprims / X_FF.v (54): $ setup (&&& negedge CE (ce_clk_enable == 1 ): 1265 ps, posedge CLK: 1733 ps, ps 686); Diz um erro com o tempo de preparação ser menor do que o que deveria ser. Caso não Xilinx cuidar desse automaticamente quando ele é o mapeamento e encaminhamento do FPGA real para garantir toda a configuração e tempos de espera de todos os blocos são levados em conta? Tomby

 

[shengkaiyi]

Sua violação momento acontece no momento em que começo intial. Se a violação não afeta o resultado da simulação, você pode ignorá-la. Se ele realmente afetar o resultado, você deve usar o arquivo de restrições para limitar o processo de síntese eo processo p & R.

 

[Tomby]

Obrigado, mas ModelSim não vai mesmo começar a simular devido a esse erro. Vou tentar verificar o arquivo de restrições para ver como eu poderia ser capaz de corrigi-lo.

 

[massive]

Que eu tive o mesmo problema! Qual a decisão? Pode ser que você pode pesquisar um registro de resposta no site da Xilinx ..

 

[skynet]

Que tal usar Xilinx analisador de tempo STA para ver o que é os seus problemas antes de ir para Mensagem Place & Route Simulação?

 

[Tomby]

Eu tentei procurar no site Xilinx, mas não encontrei nenhuma informação útil. Eu fiz encontrar uma resposta para um problema semelhante em 4.1i. Estou executando o Xilinx STA e ainda tenho que encontrar quaisquer problemas. O sdf que é gerado por ise 5,1 parece ser o problema e embora eu definir o meu arquivo de restrições corretamente, ele ainda tem o problema de violação de instalação segure no arquivo SDF.

 

[skynet]

Deixe ir passo a passo. Eu não concordo que o problema vem de sdf. Que tal tentar mais lento a sua frequência de relógio dentro de banco de ensaio ur?

 

[zhangyong]

Você tenta sim sem usar sdf, sdf comentar a iniciar em sim arquivo de modelo. Esta será apenas a função sim modelo sem teste de sincronismo

 

[silver_kiss]

apenas passar por esta nota de aplicação Xilinx .. básico de configuração, mantenha

 

[Tomby]

Eu tentei simular-lo sem restrições de tempo (não sdf) e ele passa perfeitamente. Eu também tentei retardar o relógio somente no sistema e ainda me dá o mesmo problema. O mesmo problema em ISE4.1i foi resolvido com uma atualização de service pack, eu estava pensando que talvez isso é o mesmo problema no 5.1i? Obrigado. Tomby