concepção de poder ultralow sigma delta de 16 bits ADC

N

naomi

Guest
oi eu estou projetando um sigma delta de 16 bits ADC em cadência. Eu não sou capaz de projetar um filtro de decimação no CMOS ... qualquer um pode sugerir-me qualquer circuito
 
Você pode encontrar como construir o filtro de dizimação em muitos livros DSP. Implementação típica envolve ROM / RAM controlador baseado mais uma unidade de MAC. Os coeficientes de filtro pode ser facilmente encontrado em ferramentas de design MATLAB filtro.
 
você primeiro aprender "sinal e sistema", então "Matlab", então "Verilog", então .....
 
Um filtro de dizimação usa uma seção em cascata-Integrator Comb-seguida por uma seção FIR. A seção CIC dizima até 4 vezes a freqüência de amostragem de saída e tem uma resposta da forma (sin x mais x) ^ n, sendo n maior do que o fim da seção analógica. A FIR pode ser qualquer projeto de fase linear, e é usado para pourposes antialias. Se a freqüência de clock é menor do que, digamos 10 MHz de potência, é muito baixa (UW).
 
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