Compiler para Verilog HDL - Synopsys

[daniel_shk]

Compiler para Verilog HDL - Synopsys

 

[FVM]

Ou http://www.stanford.edu/class/ee108b/labs/verilog_reference.pdf, como já foi dito

 

[calma]

É um documento para o compilador HDL, e não um software!

 

[chibijia]

Sim! não é um software! existe algum software sobre o compilador design Synopsys?

 

[microeric]

Eu acho que é o suficiente para usar ModelSim para simular o nosso Verilog / VHDL i design.and ter o software em uso, se alguém quiser pode contactar-me.