como simular arquivo netlist digital?

[kollayliu]

Eu criei um netlist digital VIEWLOGIC, como simular esse arquivo netlist?

 

[FLEXcertifydll]

1.netlist
2.biblioteca alvo
3.sdf se u tem
4.testbench que usou na pré-sim

 

[kollayliu]

Você poderia por favor explicar em detalhes?
obrigado!

 

[No_Mad]

Oi kollayliu,

Antes u gerar uma netlist do circuito, u necessidade de verificar (verificação funcional) do circuito RTL.

Você deve entender ASIC / FPGA fluxo de projeto.

Em primeiro lugar, você escreve Verilog / VHDL RTL circuito.
Em seguida, você precisa para realizar verificação funcional usando um testbench.
Agora, o seu circuito RTL é um modelo de ouro.

Mais tarde, você precisa de sintetizar o circuito RTL.Aqui você deve ter uma biblioteca targer (ASIC ou FPGA biblioteca de células padrão).
Além disso, você pode deixar a ferramenta de síntese para gerar SDF arquivo para você ou não (até você).
Geralmente, deixamos que a ferramenta gera SDF arquivo netlist do circuito.

Então, novamente simular o arquivo de netlist.
Aqui você deve usar para trás o testbench mesmo.
Além disso, a biblioteca alvo porque é um circuito netlist ... não RTL.

Espero que eu não te fazer confusão.
Deixe-me saber se u tem dúvidas.

Espero que ajude.
Desculpe, mas você precisa de login para ver esta penhora

 

[calma]

SIMULAT-lo apenas como códigos de HDL.

 

[kollayliu]

No_Mad agradecer!