Como resolver Setup e Hold violação sem reduzir FPGA frequência de relógio?

[vlsi_freak]

Oi. Configure e mantenha violação é uma coisa muito discutida neste fórum. Seu uma boa abordagem para minimizar a frequência de clk para superar configurar violação, e inserindo buffers clk para superar violação espera. Suponha que eu não posso reduzir minha freqüência clk em FPGA (não ASIC), há algum outro método para superar Setup e Hold violação . Plz ur compartilhar idéias valiosas. Obrigado

 

[meetspraveen]

eu acho que u pode reduzir a freqüência por escrito freqüência código HDL divisor.

 

[vlsi_freak]

Oi Praveen Suponha que eu preciso para executar o meu projeto na mesma freqüência. wht shuld eu faço para remover configurar e manter violação tempo. WHT são os métodos para remover a instalação e mantenha violação tempo. Obrigado

 

[master_picengineer]

Quando você reduz um pouco a freqüência de restringir, vai normaly trabalhar.

 

[shockie]

Se você ainda quiser manter a mesma freqüência ainda há violações de configuração, provavelmente, você poderia redesenhar o seu circuito no caminho onde tem violações de configuração.

 

[parikshitkr]

Acho Segure cronometrar o roteador deve ser capaz de resolver. No entanto, para violações de tempo de configuração, você deve adicionar pipeline em cronometrar caminhos críticos. Se você realmente tem função que não pode dividir com um pipeline, escrever o seu RTL na equação booleana (claro-as otimizadas) não ajuda muitas vezes. Parikshit

 

[vlsi_freak]

Oi .. Existe alguma opção para adicionar Buffers para evitar a violação tempo de espera em FPGA. Se o roteador não conseguiu consertar segurar violação de tempo, um usuário pode corrigi-lo manualmente. Obrigado

 

[optor]

Reescrever o código HDL.