Como realizar análise de timing de células std

I

IanKang

Guest
Oi, eu estou construindo (bem, na verdade, modificar) a 0,35 biblioteca de células padrão. Agora eu tenho construído de exibição de layout, visão esquemática. Eu fiz RDC, LVS, e criou arquivo abstrato e LEF pela Generator Abstract. Eu também extraído netlists de layout (LPE). Agora estou stucked na criação da biblioteca de temporização (. Lib), que pode ser usado por Synopsys. Analisando célula por célula momento parece impossível. Existe alguma ferramenta que pode gerar. Lib arquivos de netlists eu extrated? Ou existe algum modelo Hspice eu posso usar para realizar análise de timing? Obrigado!
 
Este é um exemplo de arquivo $ HSPICE um exemplo de arquivo HSPICE. Incluem "o arquivo de tecnologia". Incluem lvstest.sp pós opção $ você deve colocar o arquivo de saída de extracion aqui. Xi em out / inv $ Ligue para o seu sistema para simular. colocar de E / S Informações primeiro e depois termina com vdd nome subckt! Vdd! gnd 1.2V VDD $ O valor de tensão em Vin gnd pulso (0V 1.2V 0ns 100PS 100PS 1400ps 3000ps) $ Como entrada varia durante Cout_b simulação fora carga de saída 0 20f $. tr 0.01ns 4ns $ passo da simulação e tempo de simulação. final $ final seu HSPICE Esta é a única para o inversor. É possível usar o mesmo para todas as outras células. Eu acho que você iria querer analisar o pior caso e melhores cenários de caso para todas as células. Então você teria que sentar-se para descobrir os padrões que ajudam a gerar o melhor caso e os piores cenários e executar a simulação em HSPICE. -Aravind
 
Graças à Aravind, Analisar portas lógicas básicas não é um problema agora. Mas eu ainda não sei como lidar com flip-flops. E eu acho que preciso de capacitância pinos também. Existe algum modelo que posso usar? Muito obrigado!
 
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