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prcken
Guest
Estou fazendo um CML 02:01 divisor com faixas de entrada de freqüência de clock de 2.3GHz para 3.6GHz (0.18um processo CMOS), e trava CML tem de ser seguido por um buffer adicional para recuperar o nível de lógica, no entanto, tomando todos carregamento capacitâncias em conta, é realmente difícil de obter algum ganho com maior freqüência até 1.8GHz. Eu preciso de pelo menos 2,5 dB ganho nas freqüências de alto nível. todos os truques para resolver o problema? qualquer experiência e sugestões? realmente aprecio.