Como programar RAM em Verilog?

[Ghassan]

Oi tudo ... Alguém pode me dizer como programar uma memória RAM em Verilog? eu quero fazer 128-Deep de 14-Wide memória ... thx alot ...

 

[j_andr]

pode ser este exemplo vai ajudar?

 módulo verilog_dual_port_ram (entrada [(D_WIDTH-1): 0] dados de entrada, [(A_WIDTH-1): 0] read_addr, write_addr, a entrada de nós, clk, saída reg [(D_WIDTH-1): 0] q) ??; parâmetro D_WIDTH = / / os parâmetros parâmetro A_WIDTH =; reg [D_WIDTH-1: 0]?? carneiro [2 ** A_WIDTH-1: 0]; sempre @ (posedge RCL) começam se (nós) ram [write_addr]

 

[Ghassan]

thx alooot

 

[www.testbench.in]

Para uma única porta de RAM em modo read-primeira RAM de porta única na gravação do primeiro modo de RAM de porta única em nenhuma mudança de modo de porta única de RAM com leitura assíncrona única porta de RAM com o "falso" leitura síncrona de porta única com RAM síncrona de leitura (ler) Verilog código para um único bloco RAM portas com código de ativação Verilog para uma memória RAM de porta dupla com assíncrona código Verilog de leitura de uma memória RAM de porta dupla com falso síncrona código Verilog de leitura de uma memória RAM de porta dupla com síncrono ler (ler) o código Verilog para uma memória RAM de porta dupla com habilitar em cada olhar de porta em www.asic.co.in Atenciosamente Gopi www.testbench.in

 

[pini_1]

Por favor, veja o exemplo completo em Download Código: SDIO código Escravo :: http://bknpk.no-ip.biz/SDIO/doc_1.html Matbe pode ajudá-lo. defparam u_rom13.INIT = 256'b1111111111111111111111111111111100000000000000000000000000000000111111111 defparam u_rom14.INIT = 256'b1111111111111111111111111111111111111111111111111111111111111111000000000 defparam u_rom15.INIT 256'b1111111111111111111111111111111111111111111111111111111111111111111111111 = / / ROM256X1 u_rom0 (. O (O [0]),. A0 (a [0]),. A1 ( a [1]),. A2 (a) [2],. A3 (a [3]),. A4 (a) [4],. A5 (a [5]),. A6 (a) [6] ,. A7 (a) [7]) ;/ / ROM256X1 u_rom0

 

[m2star]

oi tudo espero que você esteja bem e senhor "j_andr" Eu estive trabalhando em projetos baseados em FPGA pode dizer-me o seu endereço de e-mail ....................

 

[sandy28]

posso criar seis blocos de RAM em Verilog codificação