Como podemos proteger núcleos Verilog / VHDL IP?

[xstal]

Oi tudo, eu ficaria muito grato a quem pode jogar luz sobre este tema. Como podemos proteger Verilog / VHDL IP? Ou seja, nós não queremos dar o código-fonte para os nossos clientes Existe um formato binário padrão para que pudéssemos converter? É este o formato padrão compatível com outros simuladores? Como outras companhias lidar com isso? Existe alguma ware livre disponível para fazer isso? Por favor me dê todas as possíveis pistas sobre isso. Obrigado e cumprimentos

 

[dunets]

Oi! Agora, não é possível para proteger o seu IP (VHDL, Verilog), mas será em breve:

 

[Sigma|Six]

Oi, se você não quiser dar o código-fonte HDL para o seu cliente, simplesmente não dar a eles. Se você receoso de que alguém vai decodificar o seu IP do BITSTREAM dos dispositivos FPGA, pode ser que você deve olhar para esta ligação, Altera põe alguns Efford a este assunto. http://www.altera.com/products/devices/stratix2/features/security/st2-security.html

 

[teja321]

Como realmente os caras Xilinx e Altera proteger seus núcleos. Existe alguma informação sobre isso?

 

[whicun]

Você pode Complier seus códigos-fonte de HDL para EDIF. EDIF formato de arquivo deve ser reconhecido por muitas ferramentas de EDA.

 

[the_penetrator]

No padrão Accellera VHDL 2006 (versão 3.0) próximo, será possível criptografar (via triple-DES, pelo menos eu acho) partes específicas do código-fonte (marcado através de meta-comentários). the_penetrator