Como parar a simulação em VHDL testbench?

[BigDog]

Olá,

Eu não sei como parar a minha simulação, meu testbench é descrito em VHDL e eu uso ncsim, há algum método para interromper a simulação de como parar de usar $, $ terminar em Verilog?

Atenciosamente,

 

[devas]

Oi,

Você pode escrever no final do seu testbench:

afirmar falsa notícia "o fim da simulação de" falha de gravidade;Devas

 

[BigDog]

Olá Devas,

Sim, a instrução funciona!

Muito obrigado!

Atenciosamente,