Como criar uma lógica digital com taxa de alta velocidade

[nemolee]

Dear All,

Se você tem um design de alta velocidade, a velocidade é de até 400MHz.Como desenhar?

 

[eda_wiz]

manter a lógica de combinação de baixa profundidade.Use incase pipelining de caminhos de grande porte.utilização de células de transmissão de alta ....

 

[nand_gates]

Vou acrescentar isso ao que whizkid says usar a tecnologia BiCMOS lógica.
Todos máquina estatal ur deve ser codificado um hot!

 

[zysmith]

o tema é demasiado vago ~ ~ ~

 

[terremoto]

Oi, esta questão é realmente vale a pena debater.pelo meu entendimento, existem algumas outras técnicas para
design de alta velocidade, ou mesmo desenho do circuito e layout personalizado.Algumas técnicas usadas na parte computacional do DSP e dados caminho no micro processador de alta velocidade também pode ser usado, como a reprogramação, desdobrando-se,
design com trava, etc
Qualquer um que esteja familiarizado com esse favor dar alguns conselhos, muito obrigado, e outros são bem-vindos para continuar a falar sobre isso.

 

[transportadora]

design de alta velocidade de um knowlage sobre trantiant linha de transmissão.
você pode projetar o PCB do circuito por utilizar esta função:
1-er dos PCB devem ser conhecidos.
2-dados e ônibus addrress deve ser 135 graus canto
Ruído 3-alimentação tem que ser muito baixo
4-lengh da pista deve ser calculado de modo que a reflexão no final da linha não mudar a voltagem na linha.
para um estudo mais informações sobre a linha de transmisión.

 

[nand_gates]

Se você está falando de ASICs de 400 Mhz é a frequência não muito alto para conseguir!
Temos feito ASIC para 740MHz!com 0,13 TSMC.

 

[eda_wiz]

nand_gates escreveu:

Se você está falando de ASICs de 400 Mhz é a frequência não muito alto para conseguir!

Temos feito ASIC para 740MHz!
com 0,13 TSMC.

 

[Nanako]

740MHz, 1.35ns aproximadamente entre cada flip-flop.pergunto quantos nível da lógica de que você pode inserir no meio.mesmo domínio como SAS, SATA, PCI, etc qual a taxa de dados é na faixa de GHz, o CLK operacional para a parcela digitial é só funcionando em 150MHz max.

 

[terremoto]

Nand_gates Sim, qual é a sua aplicação?

 

[niuniu]

Woo!Você precisa fazer o projeto personalizado?síntese-P & R como o fluxo parece difícil de fazer este trabalho.

 

[poder-twq]

1) utilização anvanced processo de fabricação de semicondutores.

2) divisão do projeto em função de bloquear muitos e lidar com eles com cuidado.

3) uso de arquitetura de pipeline muitos fase.

4) encontrar arquitetura goog.

5) uso de síntese física.nemolee escreveu:

Dear All,Se você tem um design de alta velocidade, a velocidade é de até 400MHz.
Como desenhar?