Como controlar clock gating na DFT

[amar.reddy402]

Olá a todos,
Clock gating No meu projeto tem manuallly instanciado com trava.Quando eu faço dft_drc que os relatórios de erros.

Advertências: CK relógio pinos de DFF não está ativo quando os relógios são adiantados em.

Eu fiz mudar o meu relógio manualmente instatiated gating com célula ICG biblioteca, então tudo vai bem.

O que eu preciso mudar para fazer o meu relógio manualmente istantiated gating para ignorar avisos, e fazer meu projeto de digitalização stitchable.

 

[jbeniston]

Você permitir que o relógio quando gater modo de varredura é afirmado?

ou seja, ou o seu actual para permitir o fecho com varredura habilitar.(Ou se você tiver um, use um relógio gating célula que tem uma varredura permitir entrada)

 

[ljxpjpjljx]

que ferramenta você usa no LDF?

 

[sunilbudumuru]

Olá amigo,

Você pode consultar o seguinte para obter resposta.

http://www.asic-dft.com/DFTGUIDE.html

Sunil Budumuru

 

[horzonbluz]

Olá, meu amigo.Eu sei que você use Synopsys DFT max para inserir em seu projeto de digitalização.
Normalmente nós precisamos wirte um módulo fictício para subsitute o clock gating célula ou módulo.Este módulo fictício poderia deixar o pino do relógio da CK DFF está ativo quando os relógios são adiantados em.Quando você terminar de inserir o seu fluxo de varredura, em seguida, usar relógio de origem gating subsitute celular para o módulo de manequim.Boa sorte!