como atribuir sinal de reset global a um pino de entrada do Stratix?

[liu_uestc]

Eu terminei um projeto em Verilog; nmlr é o sinal de reset global e está ativo em baixo, tenho uma placa de desenvolvimento de Stratix (ep1s10f780c6).AC9 é Stratix's

pino de entrada ResetSignal; i atribuir nmlr para AC9, mas eu acho que não pode ser reposto, como eu posso fazer?
i shoud inserir uma lógica especial entre o AC9 e nmlr?? é um problema sobre
circiut debounce?

 

[Vishwa]

Oi

para cada CPLD / FPGA, há um pino especial e dedicado para redefinir.Você deve redefinir o seu contributo para que o pino só.Você pode encontrar este pino da folha de dados do CPLD / FPGA.Atenciosamente,
Vishwa