Como é que posso obter 2M RCL sinal de 19.44M Overhead sinal?

P

predador

Guest
É a minha primeira vez foi aqui, prazer em conhecê-lo de todos vocês.^ _ ^

Estou usando agora Xilinx Spantan 2E,
O que eu tinha na mão é 19.44M Overhead sinal (de outros linecard),
e tudo o que preciso é obter 2M RCL sinal de que,
Como posso fazer isso?
Diga-me como você pensa sobre isso.

Gostaria de appriecate sua ajuda muito se você puder dar
Verilog o código para este problema.

 
Oi predador,

Bem-vindo, em seguida,

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorrir" border="0" />Como precisa 2M você deseja que o seu relógio?Se não é muito preciso que você pode obter um relógio 1,944 MHz só dividir por 10

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Legal" border="0" />Como muitos relógios que você tem disponível no seu FPGA e quais são as suas frequências?

Atenciosamente,

-maestor

 
Se você não se importa uma grande quantidade de fase jitter, você pode dividir por 10 parte do tempo e 9 a outra parte, em qualquer razão que leva você para a frequência média de 2M.

 
Obrigado, maestor e arrogante.

O que eu preciso é 2.048M RCL sinal para ser exato.

Qualquer sugestão?

 
Acho que você está trabalhando com o projeto STM1!
você deve usar um PLL para gerar 2.048M da 19.44M

atenciosamente

 
vocês trabalham no projeto STM1!Em caso afirmativo, 2.048Mbps é a taxa normal do riacho E1

 
a hienpv:

Como você é inteligente!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorrir" border="0" />
 
Predator oi,

Você pode projetar uma digital PLL em FPGA com 8K referência de entrada, bem como um mestre 32.768M relógio.8K O relógio pode ser derivado de overhead sinal.Se quiser cumprir o requisito do jitter da UIT-T, é necessário duplicar o capitão relógio e então usar ambas as bordas, para bloquear a referência.

 
Sim, eu penso que você pode decorrentes relógio 8k de A1A2 byte!

 
Por que você quer gerar um 2.048M relógio?
Qual é o seu desempenho STM1 frame?E1 dados?pois você pode extrair o E1 relógio a partir dos dados ...

Oi Davis, poderia explicar a forma de obter um relógio E1 e satisfazer a jitter especs.utilizando um 19.44MHz e as A1A2 bytes?

Então predador ... você começará algum mais relógios?

Cuide-se,
-maestor

 
O jitter é mais importante para a transmissão, com 19m de obter 2M não irá cumprir a exigência de G.703.extern usando PLL para obter 2M de 8k, que pode ser dividida a partir de 19m, é o mais popular solução.

 
Oi Maestor,

Jitter é medido como a posição compensada em comparação com um relógio ideal borda.Para fazer um desenho PLL cumprir o jitter spec., Você precisa de ajuste para distribuir cada oportunidade de forma tão uniforme quanto possível e minimizar cada ajustamento compensar, ao mesmo tempo.

 
Obrigado pela resposta Davis,

Mas o que eu não entendo ainda é a forma como você sugeriu ao predadorVocê pode projetar uma digital PLL em FPGA com 8K referência de entrada, bem como um mestre 32.768M relógio.
8K O relógio pode ser derivado de overhead sinal.
Se quiser cumprir o requisito do jitter da UIT-T, é necessário duplicar o capitão relógio e então usar ambas as bordas, para bloquear a referência.Vou tentar resolver isso quando tenho algum tempo ou vontade de explicar, ainda,

-maestor

 
Aconselho-o a rever a divisão rácios que podem ser prestados pela DLL.Penso que é a solução mais adequada para obter precisas 2,048 relógio.

 
Davis escreveu:

Predator oi,Você pode projetar uma digital PLL em FPGA com 8K referência de entrada, bem como um mestre 32.768M relógio.
.
8K O relógio pode ser derivado de overhead sinal. Se quiser cumprir o requisito do jitter da UIT-T, é necessário duplicar o capitão relógio e então usar ambas as bordas, para bloquear a referência.

 
Oi todos.Existe, obviamente, nada derivar uma limpa, jitter-compliant 2.048MHz relógio de 19.44MHz um relógio digital no domínio.Precisa de um PLL externa.

No entanto, se você pensar sobre o que você precisa para o relógio, então pode acontecer que você não precisa realmente dela necessitam.Por exemplo, se o seu pedido é um STM1-> E1 demux (isto é: ele tem um STM1 em 63 E1s e transmite para fora), então há outras soluções.Pode parecer que você precisa de um relógio 2.048MHz a conduzir o E1 LIUs, mas a partir da mais recente LIUs gosta de IDT tem interno jitter atenuadores meen quais você pode transmitir dados em tempo-los em um mais rápido "gapped" relógio, e os LIU cuida de gerar o fluxo de dados limpo 2.048MHz."Alterações repentinas" o relógio para baixo para uma eficaz 2.048MHz de débito é algo que está easyily feito no domínio digital, sem ter de recorrer ao exterior PLLs.

Um segundo cenário - 2.048MHz se o relógio está apenas a ser usado internamente para a FPGA então eu correr em circuitos que 19.44MHz, mas "permitir-chip" é baixo para uma eficaz 2.048MHz.O "chip-active" pode ser derivado de um DDS,
o que dará uma rigorosa 2.048MHz taxa de longo prazo, mas é muito nervoso.

No entanto, se você realmente precisa para conduzir uma limpeza 2.048MHz relógio do seu FPGA então eu acho que você
vai precisar do exterior PLL ...

J

 
e em resposta a Davis - se já existe um 32.768MHz relógio disponível então não há necessidade de qualquer DLL / ou PLL digital inteligente circuito.Dividir por 16 (demora apenas alguns flip-flops) e você tem o relógio 2.048MHz.Presumo que esta consulta surge porque não há fácil múltiplo de 2.048MHz disponíveis no sistema ...

 
Confira isso, pode ajudá-lo
Desculpe, mas você precisa de login para ver esta penhora

 
Oi:
Basicamente um DPLL será necessário para executar a tarefa.
Se você utilizar FPGA ou CPLD para fazer o mergulho você tem que ter muito cuidado sobre o O / P jitter.

Se você pode aceitar o dispositivo externo, ICST, IDT e Semtech tem esses dispositivos que você pode usar.

 
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