cmos incompatibilidade par dif

[dsula]

Oi, eu tenho um par NMOS dif-que exibe um determinado deslocamento. Esse deslocamento é dependente do modo de entrada comum. Eu tenho dificuldade em explicar este efeito. Alguém sabe? Como posso evitar isso? Eu não me importo muito com o deslocamento do par diff, mas eu me importo com o deslocamento. Não mudar através de uma faixa de entrada de modo comum grande Ou, para dar-lhe alguns números. (O par diff é usado em uma única unidade de ganho terminou moleiro op-amp) Eu viés as entradas para 2V e eu meço 5mV na saída. I curtas as entradas para 3V e I medir 8mV na saída. Obrigado a todos por qualquer pensamento sobre isso. ds

 

[pfd001]

parece que há um sistema de deslocamento no seu amplificador

 

[pkalavakuru]

Deixe-me saber que ur usando tecnologia e whatz as dimensões para o par DIFF ur?

 

[nassim_el85]

Oi você pode encontrar informações úteis aboat o efeito incompatibilidade par dif em offset no papel velho, mas útil abaixo: Marcel JM Pelgrom, ...... "Matching Transistor em aplicação analógica CMOS" 1998 IEEE, também sei que está relacionada com a compensação da tensão de ultrapassagem de entrada e assim por diante a um CM.

 

[tekno1]

Compensar a mudança com o modo de entrada comum é devido à (em ordem de mais provável para menos provável): transistores 1) entrada de volta viés que efetuam o V para Delta-V contribuição de offsett varia 2) offsett sistemática devido à assimetria 3) efeito de ionização de impacto sobre alguns transistor com diferentes polarizações DC

 

[bsrivastava]

Escolhendo a maior dimensão do par diff pode ajudar na redução de valores de deslocamento ou usar técnicas de cancelamento de offset. oi tekno1, Por que você está se referindo preconceito aqui? Não é qualquer valor finito de Vsb (fonte para a granel), mas ele vai ser o mesmo para os dois pares NMOS dif? Além disso, o que é ionização de impacto? graças-Bharat

 

[jerryzhao]

Entrada Larher transistores tamanho. calcular o tamanho detalhe referência a forma de incompatibilidade de fundição. ΔVth = A / √ (WL). onde está coeficiente u pode obtê-lo a partir do formulário incompatibilidade,

 

[MSSN]

u pode postar o esquema mostrando o amplificador eo feedback

 

[invent]

Talvez seus transistores não é estável na região de saturação, ou você está usando estágio de entrada diferencial complementar que não está devidamente ajustado.

 

[okguy]

No livro de Razzavi "Design de analógico CMOS IC", você tem uma explicação muito em páginas 463-480.

 

[niezimei]

um PSRR baixo vai induzir esta situação também.

 

[shetoos_asu_65]

BEM ... de acordo com meu conhecimento que você tem duas soluções ... 1) feedback para fazer as correntes de drenagem na NMOS e PMOS o mesmo porque isso fará com que missmatch CMRR má 2) a outra solução é diminuir o ganho de modo comum que irá diminuir a diferença espero que eu ajudei u THANX