CAN controlador de Xilinx FPGA

[kaustubhkhole]

Meu projeto é implementar CAN controlador de Xilinx FPGA usando Verilog HDL .....

O problema que eu estou enfrentando é que, quando dois dispositivos escrever um xero e um ao mesmo tempo, instante eu recebo um x no ônibus ........... isso é um código unsyntnesizable ...... ...

Um dos abordagem é adicionar um controlador de lá .......... mas mata a Swappabality quente e efeitos da CAN para minimizar os fios e, assim, a complexidade!!Qualquer um pode sugerir alguma outra coisa??

Aguardando suas respostas valiosas!!

 

[EDALIST]

Seu projeto é fazer um controlador CAN.

Você vai precisar de um transceptor possa se conectar ao barramento CAN.

 

[kaustubhkhole]

Exatamente ...... não tenho qualquer transciever ... tenho de programá-lo a partir do zero!!

É onde eu estou enfrentando um problema!!

Pode sugerir-me qualquer arquitetura?

 

[EDALIST]

Meu ponto é que You Are Not Suppose To Design A transceptor, pode comprá-lo de empresas como a TI.
O que você precisa fazer é desenhar apenas no controlador e emular o transceptor.