Calendário perguntas?

[mImoto]

Queridos todos,

Estou um pouco com o novo calendário problemas e gostaria de pedir-lhe três
perguntas.Então,
vamos lá:

Primeira pergunta:

Na minha concepção que tenho de controlar / CS e / RD sinais.As especificações diz
que o / RD sinal tem uma configuração do tempo para a afirmação de / CS de 0NS (/ CS
deve ser afirmado, pelo menos, antes 0NS / RD é afirmado) e Thold de / para CS
/ RD também é 0NS (a / CS deve ser de-afirmado após o / RD é
de-afirmar).No TimingQuestion.jpg você pode ver que, se no meu estado eu afirmar máquina
e de-afirmar / CS um relógio ciclo antes e depois / RD então os horários são
sempre corretas.No caso de sinal / CS1-me afirmar e de afirmar / CS1 em
o mesmo ciclo como / RD, então parece que poderia ser possível que timings são
não foram preenchidas.Penso que fazer a primeira opção acrescenta atraso e gostaria de
saber como fazer esses peritos,
quer dizer, que mudaria / CS no mesmo
ciclo como / RD ou não (sinal / CS1 ou sinal / CS no. bmp)?.

segunda pergunta semelhante:

Tenho um barramento de dados e as especificações dizem que tenho de liberação dos dados no
menos 0NS antes de subir (de-afirmar) a / ACK sinal.Devo também
solte o barramento de dados e no próximo ciclo da subida / ACK ou é melhor
fazer no mesmo ciclo de não adicionar atrasos (como sinal / ACK1 no TimingQuestion.jpg)?.

terceira pergunta:

Última pergunta:

No meu Estado Máquina gostaria de ir de STATE0 para STATE1 quando um
assincrônico sinal / DS vai baixa (quero dizer com a queda da ponta / DS).I
ter pensado para usar esta EdgeDetectingSynchronizer.jpg e passar para STATE1 quando / DS2 é'0 'e OUTPUT é'1'.Isso seria o correto para sincronizar / DS asyncronous sinal (no meu caso VME sinal)?.Muito obrigado e melhores cumprimentos,

mimoto
Desculpe, mas você precisa de login para ver esta penhora

 

[tom_hanks]

1.
basicamente isso depende da concepção ..
ROM se o seu tipo de coisa pode valer o u e deassert tanto sinal no mesmo ciclo ..
mas se a sua lógica alguns FIFO ou então afirmar primeira / n, em seguida, CS / RD
similarliy deassert / RD 1. então sinal / CS ... tão ur operação será com a referece / cs ..

2.
que parece pouco confuso ..

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Chocado" border="0" />se os dados é geralmente ônibus relesed pelo desenho, em seguida, devolvê-lo ficar como um sinal de entrada acknoldege ..
Acho u have a amostra, o ack recebido como uma bandeira .. significa u pode enviar próxima dados somente após
receving este sinal ..

3.
i
didnt get ur questão ..

Tom

 

[pplu]

3.Este é um circuito para detectar o aumento da borda.Para detectar a queda borda,
os insumos para o portão deve ser trocado, assim, um pulso na saída
indica a queda da ponta / DS e você pode mover o estado.Este circuito
irá introduzir atraso, e não seria correcto se outros sinais são felizes
com esse atraso.

 

[TUT]

Em referência ao seu VME questão, e pode verificar o nível de DS na linha de subir ou cair borda (o que?) Do relógio ur usando ..ao ver isto como um sinal fraco, e pode pular para o próximo estado ...