Cadence: Passos para a verificação funcional de netlist sintetizado

[chip-monk]

Como se funcionalmente verificar uma netlist sintetizado usando o compilador RTL? Por favor, dar passos e comandos associados. Obrigado.

 

[lostinxlation]

simplesmente apontar para as bibliotecas e executar uma simulação sobre o netlist.

 

[chip-monk]

Oi, Obrigado pela resposta rápida. Estou usando VT biblioteca de células padrão e não há *. Arquivo v contendo todas as portas, tais como e, etc inv utilizados na netlist sintetizado. Então, como faço para apontar para a biblioteca portas quando eu tenho o netlist sintetizado, sdf, e *. Lib, mas nenhum arquivo verilog com todas as descrições portão and2_1 tal ou nand etc usado na netlist sintetizado. Para ser mais preciso, fico com os erros como o seguinte na Cadence, quando eu compilar o netlist sintetizado, anotar o sdf no testbench e use o comando ncelab. and2_1 g631; | ncelab (IP1 (B [8]), IP2 (n_15), op (c_out)...): * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): test.ks_sa1_1 instância '. d9_1.a9_1.g631 'do design unidade and2_1' não está resolvido em 'worklib.adder_ks9: módulo'.

 

[kornukhin]

Você precisa de bibliotecas Verilog para simular o seu design. Não há outras maneiras de simular netlist. Outra forma - para usar Confornal para verificação formal. Ele suporta *. Lib como formato de entrada.