Cadence Inversor usando Verilog

K

kimo4ever

Guest
Eu sou novo em cadência, e eu estou tentando aprender como usar o Verilog para criar o meu cct, então eu aprendi a escrever meu código Verilog, em uma visão funcional, mas a minha pergunta, 1) quais são os passos a fazer para exemplo, um inversor usando Verilog? 2) eu tenho que fazer o seu esquema primeiro e depois a partir de esquema para o símbolo, em seguida, funcional, onde eu digito meu verilog,? ou eu posso gerar no meu arquivo funcional o símbolo eo esquema? thnx
 
1) Escreva o código para o inversor. Salvá-lo e corrigir eventuais erros. Gerar símbolo para esse código. Quando você fecha o arquivo Verilog e não há erros, em seguida cadência irá perguntar se você deseja criar símbolo clique em sim e ele irá gerar automaticamente símbolo. Uma vez que o símbolo é criado, você pode testá-lo. 2) Eu não acho que você pode gerar esquema de arquivo funcional (eu estou supondo que você quer dizer por funcional código VerilogA?) Ou arquivo de esquema funcional (talvez outros podem lançar alguma luz se existe algum software para isso) Mas você pode gerar um símbolo a partir de um diagrama esquemático.
 
thnx para a resposta, na verdade, eu uso o editor Verilog, para circuitos digitais, não verilog A, mas é ok, eu fiz estes passos, até que eu encontrei em um tutorial que fazer um esquema, em seguida, o funcional, no entanto, vou procurar em forma de testar um símbolo, na verdade eu estou neste passo agora, e se você puder me ajudar, ou dar-me alguns tutoriais eu ficaria muito grato Thnx novamente :)
 
você é bem-vindo :). Uma vez que você tem um símbolo, você pode colocá-lo em seu arquivo de esquema como qualquer outra parte que você colocaria. Abrir um arquivo de esquema novo. Abra o menu componente lugar ... ele pode ser aberto pressionando "i". Encontre o seu símbolo na lista e colocá-lo no esquema. Agora, o seu símbolo terá algumas entradas e saídas. Basta ligar para os sinais de teste. e ver a forma de onda de saída.
 
okok, depois que eu criei o meu símbolo, após o Verilog, eu abri um esquema novo como você me disse, então ligado todos os componentes necessários (VDD, Vcc, gnd e um boné e Vpulse), então eu verificar e salvar, sem erros, em seguida, eu escolhi ferramentas -> ambiente analógico, então eu rotulado o fio e colocá-las a ser simulado, mas ele me disse que há um erro, e não, não quero para simular, é que coz do meu método de simulação?
 
O que significa dizer o erro? Seu método de simulação parece ok.
 
depois de definir os paramters simulação o trânsito e sepcifie fora e nós INP, i pressione netlist e execução e que o erro aparece na CIW: netlister: houve erros, não netlist foi produzido .... unsuccefull sabendo que depois que eu clicar em salvar e verificar após o esquema, ele diz que nenhum erro ocorre
 
depois de definir os paramters simulação o trânsito e sepcifie fora e nós INP, i pressione netlist e execução e que o erro aparece na CIW: netlister: houve erros, não netlist foi produzido .... unsuccefull sabendo que depois que eu clicar em salvar e verifique depois o esquema, ele diz que nenhum erro ocorre
Click to expand...
Abra o arquivo de Verilog e, em seguida, com base no editor de texto que você está usando perto o arquivo novamente ... cadência vai dar uma mensagem de que o arquivo foi compilado com sucesso ou não. Se dizem que não, então há algum erro dentro de seu código Verilog ..... Eu faço isso para Verilog Um talvez verilog também é o mesmo
 
sim, o meu código Verilog após existentes ele diz que foi compilado com sucesso, por isso há nenhum erro no código, aqui uma captura de tela do meu trabalho, sabendo que não, m esquemático e funcional estão na biblioteca mesmo que eu entendi de você
 
este esquema eo código de Inv estão em diferentes bibliotecas .. mas isso não deve ser um problema ... O código Verilog que você está usando, eu não estou familiarizado com ele. Você pode também colocar uma captura de tela que exibe o log quando você netlist e executar isso?
 
okok, a análise da simulação é: i transitória também escolher uma imagem da tela de sua janela, e você pode encontrar o que ele diz para mim quando eu executá-lo nas três últimas sentenças no CIW
 
Você pode expandir a janela, porque eu quero ler a linha eu acho quarto de baixo, que se inicia com o erro. também se screenchot uma possível do seu gerenciador de biblioteca, mostrando onde o inversor é e onde o testbench para o inversor é
 
o arquivo verilog funcional eo símbolo está na biblioteca chamada: karim .... e o esquema está na biblioteca chamado: karim1
 
Estou sem idéias, mas não você tem que incluir algumas bibliotecas no seu código Verilog para usar os PMOs e Noms palavras reservadas? Também na configuração test_inv .... infornt do nome do inversor é a visão verilog selecionado? Quero dizer, se é no inversor VerilogA então verilogA visão precisa ser selecionado na configuração de test_inv. da mesma forma para outras versões Verilog
 
mmm, eu não sei, na verdade, usando essas palavras-chave era uma opção, eu comece usando um código Verilog simples a nível de porta usando (não (fora, INP), e mesmo problema, então eu usei o nível do transistor, mas nada tudo, eu vou verificar o editor verilog (mina em nedit chamada) e verificar as bibliotecas Verilog e ver qual era o problema, thnx pela ajuda muito :) e eu vou escrever para você quando eu tenho o problema com a solução :)
 
Sim, eu também estou curioso para saber o que poderia ser o problema .... o senhor checou o insde definição da configuração para test_inv?
 
Desculpe, ontem, eu não entendi sua resposta, mas na verdade, eu não quero dizer que a criação do arquivo de configuração não concluída corretamente coz de um arquivo que está faltando na minha cadência: D: D, vou tentar ligar o meu TA neste projeto de pós-graduação nos dias de hoje, a minha versão modifie cadência ou algo assim, e eu vou atualizá-lo com a notícia :)
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top