Cadence e vams

[eda4you]

na minha empresa, trabalhamos cerca de 2 anos-homem para a modelagem de um sistema complexo soc.quanto maior o sistema chegar a mais de falhas e erros netlist ocorreu, embora os blocos de um belo trabalho, mas simular todo o sistema é unimpossible!o suporte ao projeto nos ajudou, mas o que me fez wundering é que o desenvolvimento de software vams tenha sido colocado no "gelo". Então, minha pergunta é a seguinte: tem informações sombody sobre o estado real na cadência ou vams morto?

thx por informação privilegiada

 

[Shurik]

Olá!

Eu posso dizer a seguir =>
Nós projetamos o 16Kx16 ROM.É um circuito muito grande.
Eu fiz o extrato do layout e simular uma linha no layout, que fez ~ 2 semanas.

Fizemos extrato de layout e todos os transistores tinha mudado em Verilog modelo.A simulação foi ir no LDV.Simulação foi fazer ~ 1 hora.

Verificamos precisão apenas de conexões!