cadência encontrar netlist

[conmourtz]

Olá eu estou usando Synopsys compilador de design e de encontro cadência para criar um chip. eu tenho uma pergunta. i am a fase netlist de importação. os comandos que eu preciso para usar em Synopsys compilador projeto de modo a netlist que será produzido é o caminho certo para o encontro? aqui estão os comandos que eu uso: analisar formato Verilog $ my_verilog_files elaborado $ my_toplevel create_clock período-10-nome CLK [get_ports clk] # Verifique se há avisos / erros check_design set_input_delay 0-relógio CLK [all_inputs] set_output_delay 0-relógio CLK [all_outputs] set_max_delay 3-a partir de [all_inputs] para [all_outputs] set_max_area 0 0 set_max_dynamic_power set_false_path-a partir de [get_ports reset] uniquify compile_ultra gravação hierarquia formato Verilog saída toplevel_post_synth.v write_sdc constraints.sdc é este direito ou eu preciso mudar / importar mais alguma coisa? ty

 

[tariq786]

verificar encontrar tutorial na internet. Acho que você tem todas as coisas necessárias, que é arquivo post_synthesis eo arquivo de restrições. Mas não verificar um tutorial de encontro na net.

 

[conmourtz]

eu sei o que eu preciso, eu só quero saber com quais comandos no compilador projeto i produzir o netlist direito para o encontro ...