Cálculos atraso no Prime Time

[Mahzad]

Será que algum corpo sabe: 1. Se é possível se livrar das caixas-pretas, se sim como? 2. Como calcular o prazo máximo de circuito inteiro? Graças.

 

[jbeniston]

[Quote = Mahzad] Será que algum corpo sabe: 1. Se é possível se livrar das caixas-pretas, se sim como? [/Quote] Fornecer uma biblioteca de tempo para as células que atualmente não têm. [Quote = Mahzad] Será que algum corpo sabe, 2. Como calcular o prazo máximo de circuito inteiro? [/Quote] report_timing-de-a?

 

[Mahzad]

Oi, eu já tinha resolvido o primeiro por lidar bibliotecas de vínculo de arquivo. Synopsys_dc.setup para. Synopsys_pt.setup. Sobre o segundo, eu não quero sepcify um arco de tempo particular. Eu preciso de horário nobre para examin caminhos diferentes horários e especificar o pior atraso, mas report_timing e report_delay_calculation não funcionam dessa maneira. Eu ainda estou trabalhando nisso. Graças qualquer forma.

 

[raju3295]

Uma coisa que eu posso sugerir é para criar os grupos caminho e, em seguida, fazer a análise de tempo para obter as informações de tempo nos caminhos diferentes,,,, i principalmente trabalhar com ferramentas cadnece,,, não sei como isso será wrking no PT

 

[rjainv]

Definir corretamente os seus relógios, restringir a entrada / saída atrasos, definir relações de relógio (se alguns domínios do relógio são async, então declará-los como falsos caminhos). Em seguida, basta fazer um "report_timing" sem nenhum argumento. Seria imprimir o violadores topo em cada um dos domínios de relógio. Não faria sentido para entradas e saídas do grupo em grupos caminho separado com base em seu domínio do relógio, caso contrário eles iriam encher o flop para relatórios caminho flop.

 

[Mahzad]

Eu tentei isso, mas o design é assíncrona. A maior parte do circuito trabalha em um ciclo de clock, mas há um componente que requer um número variável de ciclos de clock para ser concluído. Existem também alguns outros componenets combinatória. Portanto, o componente de saída final não é cronometrado. Talvez o que torna o problema. Tanques de qualquer forma.

 

[rjainv]

[Quote = Mahzad] Eu tentei isso, mas o design é assíncrona. A maior parte do circuito trabalha em um ciclo de clock, mas há um componente que requer um número variável de ciclos de clock para ser concluído. Existem também alguns outros componenets combinatória. Portanto, o componente de saída final não é cronometrado. Talvez o que torna o problema. Tanques de maneira nenhuma. [/Quote] 1. Se o design é assíncrona, então você está pegando ferramenta errada. Estou assumindo projeto é síncrono, e você nem tinha um erro de digitação ou estão ficando confuso. 2. Primetime padrão ser assume todos os caminhos a serem caminhos de um único ciclo. Se você tiver flop para caminhos flop que foram projetados para trabalhar em vários ciclos, use o comando primetime para definir essa restrição. Eu acho que o comando é Primetime 'set_multicycle_path "ou algo similar. 'Help * várias *' você deveria ir para o comando certo. 3. O que você está dizendo por componente de saída não sendo clocked é comum. Você precisa dar certo para este set_output_delay pino de saída / port com respeito ao clock correto.