BW da chave analógica

[billchen]

Eu projetei um switch analógico.A opção é do tipo T, que é composto por 2 T-gate e um NMOS.
O PMOS W / L é de cerca de 35000um/0.5um e NMOS é 7000um/0.5um.Isso significa que o resistor de é muito baixa, os resultados dos testes é de cerca de 2.5ohm, mas o capacitor paracítico é muito grande.
Os resultados simulaiton BW desta chave analógica é de cerca de 2G, mas os resultados do teste é apenas 30MHz.É uma diferença muito grande.
Na minha opinião, talvez 3 razões razões resultados neste differenc.
1, modelo não é exato.
2, parasitárias dispositivos layout.
3, equipamentos de teste.(Outros produtos podem obter resultados 300M PV, então eu acho que essa não é a razão principal).

Eu acho que o layout dispositivos parasitária deve diminuir o peso corporal, mas não devem efeitos tão obviamente.É differenc é de cerca de 70 vezes.

Então, quem pode me dar algumas sugestões sobre esta questãbrigado.

 

[FVM]

Você não acha que seria significativo para verificar a determinação de parâmetros de largura de banda individualmente?A partir das informações que você forneceu até agora, só conseguia pensar: Os caras, aparentemente, não sabem o que estão fazendo no projeto IC.

indutâncias do circuito (por exemplo, a partir de fios de ligação) pode suficiente uma explicação para os resultados.Eles devem ser 1.simulados desde o início e 2.identificados no dispositivo de teste por uma medida de impedância

 

[Colbhaidh]

Os modelos devem ser bastante precisas (tendo em conta que é insumos),
Você quis modelar o circuito com precisão,
ou seja:
Capacidade de transistor multi dedos que formavam a opção T?
Você incluiu capacitância parasita de layout?
São seus interligar capacitâncias sendo modelado?
É o cconstant dielétrica para o processo correto?
Poderia a opção T correspondência causar um problema (mais provável)?

 

[billchen]

Para FVM
Obrigado pela sua resposta.
Na verdade, acho que podemos simplificar o modelo de T-type switch analógico para apenas um filtro passa-baixa, que inclui apenas um resistor e um resistor cap.The é a resistência da tampa do switch.And é o limite equivalente ao saída do nó.

Podemos obter os resultados do teste do tampão entre o nó de saída e Ground.It é de cerca de 230pF.Os resultados do teste de resistência é a 2.5ohm.A partir deste ponto, o PV deve ser de cerca de 280MHz.Mas os resultados do teste é apenas cerca de 28MHz.

Obrigado

Vou postar o resultado de testes mais tarde.Adicionado após 7 minutosara Colbhaidh,
Obrigado pela sua resposta.

Capacidade de transistor multi dedos que formavam a opção T?
Você incluiu capacitância parasita de layout?
São seus interligar capacitâncias sendo modelado?
------- Tenho executar a simulação com tampa extraído, incluem a interligação cap.Os resultados da simulação no pior caso é de cerca de 200M.

É o cconstant dielétrica para o processo correto?
------ É este efeito será o valor do PAC?

Poderia a opção T correspondência causar um problema (mais provável)?
----- Eu não entendo essa question.Could explicar com mais clareza.
ObrigadoAdicionado após 22 minutosara Colbhaidh,
Obrigado pela sua resposta.

Capacidade de transistor multi dedos que formavam a opção T?
Você incluiu capacitância parasita de layout?
São seus interligar capacitâncias sendo modelado?
------- Tenho executar a simulação com tampa extraído, incluem a interligação cap.Os resultados da simulação no pior caso é de cerca de 200M.

É o cconstant dielétrica para o processo correto?
------ É este efeito será o valor do PAC?

Poderia a opção T correspondência causar um problema (mais provável)?
----- Eu não entendo essa question.Could explicar com mais clareza.
Obrigado

 

[billchen]

Por uma simples T-gate, ele pode ser equvalent para Fig1.
R1 é a resistência paracítico do metal.O R2 é a resistência da T-gate.R2 é várias vezes que R1.
C1 equivale a C2, que são a tampa paracítico do CGS e CGD.
C3 é o limite paracítico entre fonte e dreno.
Na baixa freqüência, a 1/sc3 é <R2 <.Nas condições de teste, a resistência de carga é 50ohm, e R2 <<50ohm, para que possamos cancelar 50ohm resistência de carga.
O circuito é equvalent Fig2.Na verdade, o circuito equvalent liberal pode ser fig3.

Então eu acho que podemos testar a resistência de R2 da T-gate, eo C2 capcitor saída | | C1.Então nós podemos começar o pólo principal.
Mas ancturally, os resultados do teste de PV e os resultados caculation é mais diferente.Eu não sei por quê?

Quem pode dar alguma dica sobre essa análise?
Obrigado
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[rf_ray]

Você usar o pacote de bolacha ou na medição?Faça a calibração adequada, se necessário.

 

[billchen]

rf_ray
Não teste wafer, teste de empacotá-lo.calibração feita antes de cada teste.

 

[gksivas]

i am questionar / L rácios W.Na verdade eu não sobre nenhum switch analógico.mas a largura de PMOS IS 35000um e NMOS é 7000um.IEsta muito de mudar a largura exige.esclarecer, é que os valores estão corretos.