bandgap instável

[Btrend]

Oi tudo, eu enfrentei um problema estranho sobre o circuito bandgap. problema: Eu tinha muitos fazer uma análise (AC, Tran, DC) sobre o circuito bandgap, com diferentes condições (SS, FF, TT, temperatura diferente, diferentes VCC), todos a simulação mostrou que o bandgap mantiveram-se estáveis. Mas o chip real era instável. anexados são meu circuito, ea medição. Na foto da medição, Vin é amarelo, Vip é azul e rosa BG. Como você vê, BG é oscilou em cerca de 125kHz. Por que a VBG é oscilou? qualquer tipo de idéia são apreciados! obrigado

 

[aryajur]

No esquema, faz PD, PDB representam Power Down, Power Down Bar? Quando uma vez eu fiz um Bandgap, eu tenho oscilações na minha simulações. Eu encontrei a causa a ser o circuito de inicialização e como ele é ligado ao opamp. Eu certamente gostaria de ver como você implementar o opamp.

 

[Btrend]

[Quote = aryajur] No esquema, faz PD, PDB representam Power Down, Power Down Bar? Quando uma vez eu fiz um Bandgap, eu tenho oscilações na minha simulações. Eu encontrei a causa a ser o circuito de inicialização e como ele é ligado ao opamp. Eu certamente gostaria de ver como você implementar o opamp. [/Quote] sim, PD = desligar, PDB = desligar bar, a partida é apenas alta por um tempo durante o processo de inicialização (VCC ramp up), com certeza, o anexado é o meu opamp, que é simplesmente uma implementação de 2 fases.

 

[aryajur]

Sobre o olhar primeiro, penso que este pode ser o problema, a compensação miller RC rede, cap tha sendo composto pelo capacitor MOS, se você trocar a posição da tampa MOS com o resistor, deve-se estabilizar. Pelo menos ele fez para o meu caso. Eu tinha verificado o transitório de arranque a temperaturas muitos. Em algumas temperaturas, tornou-se instável se o capacitor estava conectado ao nó de saída, mas, se fosse o contrário então era estável.

 

[BigBoss]

Suprimentos BG não poderia fornecer correntes elevadas. Se ele está conectado dispositivo consome atual, especialmente para um sistema de comutação (como os dispositivos on-off), será "parece na oscilação", mas isso não é verdade. Se esta é tensão de circuito aberto, você tem um problema com a estabilidade (talvez opamp ..) Últimas palavras ... Não confie demais simuladores, sua precisão são dependendo apenas da precisão dos modelos ...

 

[Freakwency]

[Quote = aryajur] No olhar primeiro, penso que este pode ser o problema, a compensação miller RC rede, cap tha sendo composto pelo capacitor MOS, se você trocar a posição da tampa MOS com o resistor, deve estabilizar . Pelo menos ele fez para o meu caso. Eu tinha verificado o transitório de arranque a temperaturas muitos. Em algumas temperaturas, tornou-se instável se o capacitor estava conectado ao nó de saída, mas, se fosse o contrário então era estável. [/Quote] Não as posições dos MOS-cap eo resistor realmente importa ou é apenas o problema da simulaor?

 

[rambus_ddr]

Eu também acho que o cap mos talvez um problema. Porque o capacitor mos não é constante, que mudou de acordo com a tensão entre a tensão de saída e tensão mos portão. por isso, quando a tensão no capacitor MOS é zero, o capacitor é min, eo pólo dominante tornou-se próximo a sua freqüência, unidade e fazer com que sejam instáveis ou oscilar.

 

[Btrend]

o BG saída de ver apenas um nó de alta impedância (entrada de outro buffer). BG para não fornecer muita corrente. graças [size = 2] [color = # 999999] Adicionado após 7 minutos: [/color] [/size] [quote = rambus_ddr] Eu também acho que a tampa mos talvez um problema. Porque o capacitor mos não é constante, que mudou de acordo com a tensão entre a tensão de saída e tensão mos portão. por isso, quando a tensão no capacitor MOS é zero, o capacitor é min, eo pólo dominante tornou-se próximo a sua freqüência, unidade e fazer com que sejam instáveis ou oscilar.

eu tinha considerado esta questão também, então eu corri uma etapa resposta (adicionado um ruído como tensão de passo no ip nó e nó), eo laço ainda estavam estáveis. se a compensação variada, com tensão de saída do opamp, então eu deveria tenho algumas oscilações após o teste de entrada em degrau. obrigado

 

[ccw27]

Hmm esse é um problema intrigante. Tente adicionar tensão de entrada desvio causado por incompatibilidade dos dispositivos de entrada e rampa a tensão de alimentação. Se possível executar análise de Monte Carlo. Cantos varrer e temperatura. Se o circuito ainda não oscila do que seria bastante assustador! Além disso, você deve verificar o seu layout. Talvez você cometeu um erro sutil no layout. Você também pode querer fazer uma posim. Da minha experiência, você deve ser capaz de encontrar a causa raiz da oscilação na simulação, se o seu chip reais oscila. E muitas vezes é preciso tempo e que a causa é algum erro imperceptível. Boa sorte e avise-nos!

 

[rajath]

Você tentou simular com um PD ramped e tensão PDB? Fazer isso junto com a tensão ramped normais vcc. Esta pode ser uma das razões para a oscillaltion .. apenas uma suposição

 

[Btrend]

[Quote = ccw27] Hmm esse é um problema intrigante. Tente adicionar tensão de entrada desvio causado por incompatibilidade dos dispositivos de entrada e rampa a tensão de alimentação. Se possível executar análise de Monte Carlo. Cantos varrer e temperatura. Se o circuito ainda não oscila do que seria bastante assustador! Além disso, você deve verificar o seu layout. Talvez você cometeu um erro sutil no layout. Você também pode querer fazer uma posim. Da minha experiência, você deve ser capaz de encontrar a causa raiz da oscilação na simulação, se o seu chip reais oscila. E muitas vezes é preciso tempo e que a causa é algum erro imperceptível. Boa sorte e avise-nos! [/Quote] 1. Eu tinha adicionado o deslocamento no opamp para simular, ea guerra continua estável com laço combinação diferente de canto e de temperatura. 2. Eu tinha que postsim também, mas ainda era estável graças [size = 2] [color = # 999999] Adicionado após 5 minutos: [/color] [/size] [quote = rajath] Você tentou simular com um PD ramped e APO tensão? Fazer isso junto com a tensão ramped normais vcc. Esta pode ser uma das razões para a oscillaltion .. apenas uma suposição [/quote] a PD & APO pode ser forçado a baixa e alta apesar PD pad. que é que posso controlar PD & PDB de fora do chip, por isso não deve ser um problema. graças também!

 

[bamboo]

Btrend oi, Você pode explicar como o trabalho op em malha toda para garantir vip = vin? E você pode simular o ganho de malha e margem de fase em malha inteira para ver se é realmente estável. Talvez seja útil para você.

 

[Btrend]

oi tudo, obrigado por toda a ajuda ur, estou realmente apreciado. Depois de verificado o layout mais e mais, eu encontrei algum problema suspeito. então eu fiz FIB a esses pontos. Hoje, eu encontrei o BG é estável e que foi a 1.25V tensão desejada. o bandgap era estável, finalmente: D Mas eu ainda tenho dúvida sobre esse fenômeno. FIB ponto: como mostrado na attchment Eu acho que o layout do resistor foram a causa do problema? Eu usei P + resistor diff, e R2 e R3 estão todos no mesmo nwell, eu acho que existe alguma resistência ou o caminho do sinal entre R2 e R3, de modo a ip e dentro Mas eu simplesmente não consigo descobrir o que é o real razão. : Cry: talvez alguém pode me dar uma dica! obrigado

 

[Btrend]

[Quote = bambu] Btrend Olá, Você pode explicar como o trabalho op em malha toda para garantir vip = vin? E você pode simular o ganho de malha e margem de fase em malha inteira para ver se é realmente estável. Talvez seja útil para você. [/Quote] eu usei o arquivo em anexo para simular características AC. Ao fazer isso, eu tinha certeza que o loop era estável.

 

[rajath]

Você tentar extrair o layout e em seguida, executar a simulação. se o arquivo regra de extração é abrangente, então shud adicionar todos capacitância parasítica / resistência, dando resultados mais precisos, e também uma idéia do que deu errado no layout btw, como você conseguiu fabricar o seu chip em um dia?

 

[Btrend]

[Quote = rajath] Você tentar extrair o layout e em seguida, executar a simulação. se o arquivo regra de extração é abrangente, então shud adicionar todos capacitância parasítica / resistência, dando resultados mais precisos, e também uma idéia do que deu errado no layout btw, como você conseguiu fabricar o seu chip em um dia? [/Quote] 1.I fez executar o postsim em ambos os parasitas cap / resistência, mas o dispositivo parasitárias, tais como pdio, NDIO não foram extrato. 2. Não, eu não fabricar meu chip em um dia, eu fiz alguns reparos circuito através FIB (Focused Ion Beam) processo.