Assura vinculativo questão durante LVS !!!!!!!

[prathat]

Oi todos

Tenho um problema durante a execução Assura LVS em um sinal misto layout.O layout tem DNW dispositivos em cada hierarquia.Temos um esquema CAD que tem uma lógica colocadas dentro de um bloco DNW (de modo a nch são agora colocadas em DNW em vigor, mas o esquema ainda nch estados em vez de nch_dnw). Os blocos são LVS limpa corre em hierarquias, mas na parte superior hierarquia, existe um conflito devido à DAC BLK.Nós somos incapazes de dar várias ligações para nch (ie. Nch e nch_dnw) como o LVS correr abortar..Although this switch is turned on, we get this error.

Assura LVS janela dá uma opção para permitir
que múltiplos bind_variants.
Embora esta opção está activada, temos esse erro.
are welcome.

Quaisquer comentários como para resolver este problema PAEA
são bem-vindos.

Atenciosamente
Prathat

 

[prashantbabu]

Oi Prathat,
Não
estou muito certo se eu
sou capaz de compreender porque é que há um problema potencial para a granel CAD parte digital.É o pwell destes dispositivos nmos (no dnw), ligado ao direito potencial e não correspondem com o potencial que tiver ligado no esquema?
Será que este dispositivo possui um nch terminais graneleiros no símbolo?Se sim, têm que atravessar verificadas as conexões entre os esquemas e do layout?Perguntei-lhe esta pergunta, porque por vezes não haverá um terminal de granéis do símbolo e talvez a maior parte por defeito ligado a "Terra!"ou "sub"!Nesse caso, talvez um problema se você colocar os dispositivos no dnw e conectado a pwell a alguns outros potenciais.
Mais uma sugestão é: você pode mudar todos os dispositivos nmos no esquema de "nch" para "nch_dnw" dispositivos?Penso que o modelo nmos (fantasma / hspice) tomadas para a simulação será o mesmo independentemente do facto de o tipo é nch ou nch_dnw .. Então, é mudar o esquema
shouldnt simulação em todos os resultados se você mudar.
Hope it helps.Desculpe se os pontos são redundantes.