array associativo em SystemVerilog

[sree205]

Oi tudo,
Existe uma maneira de implementar matriz associativa no sistema verilog sempre dentro de um bloco ou em uma classe?nos tutoriais e em livros, vejo que o seu declarado principalmente nos blocos iniciais.

Minha aplicação necessita do conhecimento de dados anteriores armazenados.Essência do que eu estou procurando é assim,

if (escrever)
assciative_arr [addr] = input_data;
else if (ler)
Output_Data associative_arr = addr []

quaisquer sugestões alternativas para implementar este também são bem-vindos.

 

[Syswip]

Oi sree205,

Claro que você pode declarar um array associativo dentro de uma classe.
Eu recomendo que você verifique se existe ou não o endereço atual, antes de ler.
Se o seu endereço de ler não existe algumas ferramentas podem gerar advertências.

Faça assim:
Código:if (escrever)

assciative_arr [addr] = input_data;

else if (leia-se) começar

if (addr associative_arr.exists ())

Output_Data associative_arr addr = [];

diferente

Output_Data = (0 ou x. ..)

fim

 

[ljxpjpjljx]

boas informações para nós usar!

 

[sree205]

Achei essa explicação em um dos sites.

Crie uma classe para representar um local de memória (ou seja, tem o endereço e as propriedades de dados).Criar uma matriz associativa da classe localização de memória indexada pela propriedade de endereço.

Será que isso significa a criação de uma matriz de objetos?É isto de qualquer maneira melhor do que apenas a criação de uma matriz associativa?

 

[eChipDesign]

Criando um objeto do elemento de memória e empurrá-lo em uma matriz tem suas próprias vantagens se
a.você pretende implementar uma lista de acessos para o mesmo endereço.
(onde, em cada endereço irá armazenar o histórico de acessos também)
scoreboarding isto é, construído em memória.
b.Se a memória também precisa ter Snoop / nosnoop, relaxado ordenação tipo de protocolo características específicas.

Se tudo o que você quer é um armazenamento de memória normal, então não há utilização preenchê-lo como um objeto.Infact vai dando para aumentar a sobrecarga sobre o armazenamento.

Felicidades,
eChipDesign.

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echip Design Labs
VLSI Formação para Verilog e System Verilog
Nagercoil, TamilNadu

http://learn-asic.com

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