Alguém tem código de projeto ROM em VERILOG ......

[rakesh_aadhimoolam]

Olá pessoal ......... a utilização do pacote em VHDL não pode ser usado em Verilog ... Então alguém tem idéia ou código de um projeto ROM simples ........ graças VERILOG

 

[yasser_shoukry]

ROM_Module módulo (clk, reset, cs, rd, endereço, data_out) começam entrada clk; entrada reset; entrada cs; entrada rd; entrada [07:00] endereço; saída [07:00] data_out; reg [7:0] data_out; reg [7:0] ROM [0:255]; sempre @ (clk posedge ou reposição negedge) começo if (~ reset) começar ROM [0]

 

[rakesh_aadhimoolam]

Obrigado por isso Yaseer ... mas eu preciso saber qualquer código de exemplo se você tiver plz postar ............... graças e que isso ajuda a XST consulte ..............

 

[aji_vlsi]

Rakesh,

Olá pessoal ......... a utilização do pacote em VHDL não pode ser usado em Verilog ...

SystemVerilog tem isso.

então alguém tem idéia ou código de um projeto ROM simples ........ graças VERILOG

Não é claro como é que amarrar a ter / não ter um pacote em primeiro lugar. A memória simples é implementado usando: reg [31:0] my_rom [0:1023], se é uma ROM ou RAM depende do modelo. Também olhar para sites como Micron, existem vários modelos Verilog beh disponíveis. HTH Ajeetha, CVC www.noveldv.com

 

[kanza]

Alguém pode me dar todo o código de caminho de dados incluindo memória RAM, ROM, PC, ALU, MUX, instrução etc registo e CONTROLE DA TRAJETÓRIA

 

[echo47]

Oi Kanza, você está olhando para o código HDL de uma CPU? Tente navegar esta coleção de núcleos de CPU livres: http://www.opencores.org/browse.cgi/filter/category_microprocessor

 

[kanza]

não ... na verdade, m fazendo projeto ASIC em 2051 núcleo (microcontrolador) ... precisava de um código Verilog de completo caminho includin dados ROM Programa de RAM contra multiplexadores caminho de controle ALU ...... [Size = 2] [color = # 999999] Adicionado após 1 hora 7 minutos: [/color] [/size] [size = 2] [color = # 999999] Adicionado após 3 minutos: [/color] [/size] Eu estou fazendo um projeto de ASIC em 2051 (micro-controlador) núcleo .. eu quero Verilog código de controle da máquina estatal para o caminho de dados ... as instruções são ADD, Subb, OR, XOR, NOR, RR, RL, SWAP, INC , DEC, MOV, XCH, NOP, CPL, CLR, RET. Alguém pode me ajudar .. sua urgente

 

[mmoctar]

Aproveito este código em papéis Xilinx espero que possa ajudá-lo. / ** ROM_RTL.V * Exemplo comportamental de ROM 16X4 * / módulo rom_rtl (ADDR, DATA); entrada [03:00] ADDR; saída [3:0] de dados; reg [3:0] DATA / / A memória de uma é implementado / / usando uma instrução case sempre @ (ADDR) começam caso (ADDR) 4'b0000: DATA = 4'b0000; 4'b0001: DATA = 4'b0001; 4'b0010: DATA = 4'b0010; 4 ' b0011: DATA = 4'b0100; 4'b0100: DATA = 4'b1000; 4'b0101: DATA = 4'b1000; 4'b0110: DATA = 4'b1100; 4'b0111: DATA = 4'b1010; 4 ' b1000: DATA = 4'b1001; 4'b1001: DATA = 4'b1001; 4'b1010: DATA = 4'b1010; 4'b1011: DATA = 4'b1100; 4'b1100: DATA = 4'b1001; 4 ' b1101: DATA = 4'b1001; 4'b1110: DATA = 4'b1101; 4'b1111: DATA = 4'b1111; endcase fim endmodule

 

[shiv_emf]

ADDR; saída [3:0] de dados; reg [3:0] DATA / / A memória de uma é implementado / / usando uma instrução case sempre @ (ADDR) começam caso (ADDR) 4'b0000: DATA = 4'b0000; 4'b0001: DATA = 4'b0001; 4'b0010: DATA = 4'b0010; 4 ' b0011: DATA = 4'b0100; 4'b0100: DATA = 4'b1000; 4'b0101: DATA = 4'b1000; 4'b0110: DATA = 4'b1100; 4'b0111: DATA = 4'b1010; 4 ' b1000: DATA = 4'b1001; 4'b1001: DATA = 4'b1001; 4'b1010: DATA = 4'b1010; 4'b1011: DATA = 4'b1100; 4'b1100: DATA = 4'b1001; 4 ' b1101: DATA = 4'b1001; 4'b1110: DATA = 4'b1101; 4'b1111: DATA = 4'b1111; endcase fim endmodule

nenhum caso padrão? thr vai ser qualquer proble? Shiv

 

[echo47]

Todos os 16 valores de entrada são especificados, de modo que o exemplo vai funcionar bem sem um caso default. No entanto, eu geralmente incluem "padrão: DATA = 4'bxxxx," para ajudar a capturar outros erros durante a simulação (como ADDR indefinido).